KR19990024787A

KR19990024787A - Structure and Manufacturing Method of Semiconductor Device

Info

Publication number: KR19990024787A
Application number: KR1019970046137A
Authority: KR
Inventors: 정영수
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-04-06

Abstract

본 발명은 트렌치를 형성한후 그 부분에 매립되는 형태로 폴리 게이트를 형성하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것으로, 제 1 반도체층,상기 제 1 반도체층상에 트렌치들을 갖고 형성되는 저농도의 불순물이 주입된 제 2 반도체층,상기 제 2 반도체층의 트렌치를 중심으로 그보다 넓은 너비의 트렌치들을 갖고 형성되는 고농도의 불순물이 주입된 제 3 반도체층,상기 트렌치들에 의해 노출된 제 1 반도체층의 표면 그리고 제 2 반도체층의 측면,표면 그리고 제 3 반도체층의 측면에 형성되는 게이트 산화막,상기 게이트 산화막이 형성된 트렌치의 내부에 상부 높이가 제 3 반도층의 표면 높이와 동일하게 매입되어 형성되는 게이트 전극층을 포함하여 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure and a manufacturing method of a semiconductor device in which a poly gate is formed to form a trench and then embedded in a portion thereof to improve the characteristics of the device. A second semiconductor layer implanted with a low concentration of impurities formed with trenches in the second semiconductor layer, and a third semiconductor layer implanted with a high concentration of impurity formed with trenches having a wider width around the trench of the second semiconductor layer, the trenches A gate oxide layer formed on a surface of the first semiconductor layer exposed by the second semiconductor layer and a side surface, a surface of the second semiconductor layer, and a side surface of the third semiconductor layer, and an upper height of the gate semiconductor layer formed inside the trench in which the gate oxide layer is formed It is configured to include a gate electrode layer is formed to be embedded with the same height.

Description

Structure and Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자에 관한 것으로, 특히 트렌치를 형성한후 그 부분에 매립되는 형태로 폴리 게이트를 형성하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a structure and a manufacturing method of a semiconductor device suitable for improving a device's characteristics by forming a poly gate in a form embedded in a portion after forming a trench.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor device of the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술의 반도체 소자의 구조 단면도이다.1 is a structural cross-sectional view of a semiconductor device of the prior art.

종래 기술의 MOS구조의 트랜지스터는 도 1에서와 같이, 먼저, 반도체 기판(1)상에 형성되는 게이트 절연막(2)과, 상기 게이트 절연막(2)상에 형성되는 게이트 전극(3)그리고 상기 게이트 전극(3)의 양 측면에 형성되는 게이트 측벽(4)과, 상기 게이트 전극(3)의 양측 반도체 기판(1)의 표면내에 형성되는 저농도,고농도 불순물 영역(5)(6)으로 구성된다.The transistor of the prior art MOS structure is, as shown in Fig. 1, first, a gate insulating film 2 formed on the semiconductor substrate 1, a gate electrode 3 formed on the gate insulating film 2, and the gate. The gate sidewall 4 is formed on both sides of the electrode 3 and the low concentration and high concentration impurity regions 5 and 6 are formed in the surface of the semiconductor substrate 1 on both sides of the gate electrode 3.

상기 저농도,고농도 불순물 영역(5)(6)을 형성하기 위한 저농도와 고농도의 불순물을 게이트 측벽(4)의 형성 전후에 주입하여 소오스/드레인이 LDD구조로 형성된다.Low and high concentrations of impurities for forming the low and high concentration impurity regions 5 and 6 are implanted before and after the gate sidewall 4 to form a source / drain in an LDD structure.

상기와 같은 종래 기술의 MOS구조의 트랜지스터는 다음과 같은 공정으로 형성된다.The transistor of the conventional MOS structure as described above is formed by the following process.

반도체 기판(1)의 표면상에 게이트 절연막(2)을 형성하고 상기 게이트 절연막(2)상에 게이트 전극 형성용 물질로 폴리 실리콘층을 형성하고 게이트 패턴 마스크를 이용하여 상기 폴리 실리콘층 및 게이트 절연막(2)을 선택적으로 식각하여 채널 영역상에만 남도록 형성한다.A gate insulating film 2 is formed on the surface of the semiconductor substrate 1, a polysilicon layer is formed on the gate insulating film 2 as a material for forming a gate electrode, and the polysilicon layer and the gate insulating film are formed using a gate pattern mask. (2) is selectively etched to form only on the channel region.

그리고 상기 패터닝되어진 게이트 전극(3)을 마스크로 하여 저농도의 불순물을 반도체 기판(1)내에 주입하여 저농도 불순물 영역(5)을 형성한다.A low concentration impurity region 5 is formed by injecting a low concentration of impurities into the semiconductor substrate 1 using the patterned gate electrode 3 as a mask.

이어, 상기 게이트 전극(3)을 포함하는 반도체 기판(1)의 전면에 게이트 측벽 형성용 물질 예를들면, 산화막 등을 증착하고 에치백하여 게이트 전극(3)의 측면에만 남도록 하여 게이트 측벽(4)을 형성한다.Subsequently, a gate sidewall forming material, for example, an oxide film or the like, is deposited and etched back on the entire surface of the semiconductor substrate 1 including the gate electrode 3 so that only the sidewall of the gate electrode 3 remains. ).

그리고 상기 게이트 측벽(4)을 포함하는 게이트 전극(3)을 마스크로 하여 고농도 불순물을 반도체 기판(1)의 표면내에 주입하여 고농도 불순물 영역(6)을 형성하여 LDD구조의 소오스/드레인 영역을 형성한다.The high concentration impurity region 6 is formed by implanting high concentration impurities into the surface of the semiconductor substrate 1 using the gate electrode 3 including the gate sidewall 4 as a mask to form source / drain regions of the LDD structure. do.

종래 기술의 MOS구조의 트랜지스터에서는 상기와 같은 LDD구조의 소오스/드레인을 형성하여 쇼트 채널 효과에 의한 소자의 열화를 막는다.In the transistor of the prior art MOS structure, the source / drain of the LDD structure is formed as described above to prevent deterioration of the device due to the short channel effect.

이와 같은 종래 기술의 MOS 구조의 트랜지스터는 그 구조가 게이트 전극이 반도체 기판상에 형성되는 2차원적 수직 구조이기 때문에 단차가 발생한다.Since the transistor of the prior art MOS structure is a two-dimensional vertical structure in which the gate electrode is formed on the semiconductor substrate, a step occurs.

소자의 고집적화 및 슬림화 추세에서는 상기 게이트 전극에 의한 단차는 평탄화 등에 영향을 주어 소자의 특성(후속되는 금속 배선 형성의 어려움)을 저하시키게 된다.In the trend of higher integration and slimming of the device, the step difference caused by the gate electrode affects planarization and the like, thereby degrading the characteristics of the device (the difficulty of forming subsequent metal wirings).

본 발명은 이와 같은 종래 기술의 반도체 소자의 문제점을 해결하기 위하여 안출한 것으로, 트렌치를 형성한후 그 부분에 매립되는 형태로 폴리 게이트를 형성하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art semiconductor device, the structure of the semiconductor device is suitable to improve the characteristics of the device by forming a poly-gate in the form of a trench after forming a trench And to provide a method for manufacturing the object.

도 1은 종래 기술의 반도체 소자의 구조 단면도1 is a structural cross-sectional view of a semiconductor device of the prior art

도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 공정 단면도2A to 2E are cross-sectional views of a semiconductor device according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 반도체 기판 22 : 저농도 불순물 영역21 semiconductor substrate 22 low concentration impurity region

23 : 고농도 불순물 영역 24 : 게이트 산화막23 high concentration impurity region 24 gate oxide film

25 : 게이트 전극25: gate electrode

트렌치를 형성한후 그 부분에 매립되는 형태로 폴리 게이트를 형성하여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 구조는 제 1 반도체층,상기 제 1 반도체층상에 트렌치들을 갖고 형성되는 저농도의 불순물이 주입된 제 2 반도체층,상기 제 2 반도체층의 트렌치를 중심으로 그보다 넓은 너비의 트렌치들을 갖고 형성되는 고농도의 불순물이 주입된 제 3 반도체층,상기 트렌치들에 의해 노출된 제 1 반도체층의 표면 그리고 제 2 반도체층의 측면,표면 그리고 제 3 반도체층의 측면에 형성되는 게이트 산화막,상기 게이트 산화막이 형성된 트렌치의 내부에 상부 높이가 제 3 반도층의 표면 높이와 동일하게 매입되어 형성되는 게이트 전극층을 포함하여 이루어지는 것을 특징으로 한다.The structure of the semiconductor device of the present invention, which is suitable for improving the characteristics of the device by forming a poly gate in a form embedded in the trench after forming the trench, is formed with trenches on the first semiconductor layer and the first semiconductor layer. A second semiconductor layer implanted with a low concentration of impurities, a third semiconductor layer implanted with a high concentration of impurities formed with trenches having a wider width around the trench of the second semiconductor layer, and a first exposed by the trenches A gate oxide film formed on a surface of the semiconductor layer and on a side surface, a surface of the second semiconductor layer, and a side surface of the third semiconductor layer, and an upper height of the gate oxide film is embedded in the trench in which the gate oxide film is formed, the same as the surface height of the third semiconductor layer It characterized in that it comprises a gate electrode layer formed.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 구조 및 제조 방법에 관하여 상세히 설명 하면 다음과 같다.Hereinafter, a structure and a manufacturing method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 공정 단면도이다.2A to 2E are cross-sectional views of a semiconductor device according to the present invention.

본 발명에 따른 반도체 소자의 구조는 반도체 기판(21)의 표면내에 게이트 전극(25)이 매립되는 형태를 갖도록한 것으로, 먼저, 반도체 기판(21)과, 상기 반도체 기판(21)의 표면내에 일정 너비의 트렌치 영역들을 갖고 일정 깊이로 형성되는 저농도 불순물 영역(22)과, 상기 저농도 불순물 영역(22)상에 상기 저농도 불순물 영역(22)들에 형성된 트렌치를 중심으로 더 넓은 너비로 형성되는 트렌치 영역들을 갖고 형성되는 고농도 불순물 영역(23)과, 상기 트렌치들에 의해 노출된 반도체 기판(21)의 표면 그리고 트렌치들의 측면에 형성되는 게이트 산화막(24)과, 상기 게이트 산화막(24)이 형성된 트렌치의 내부에 상부 높이가 반도체 기판(21)의 표면 높이와 동일하게 매입되어 형성되는 게이트 전극(25)층을 포함하여 구성된다.The structure of the semiconductor device according to the present invention is such that the gate electrode 25 is embedded in the surface of the semiconductor substrate 21. First, the semiconductor substrate 21 and the surface of the semiconductor substrate 21 are fixed. Low concentration impurity region 22 having trench widths having a wide width and formed at a predetermined depth, and a trench region having a wider width centering on trenches formed in the low concentration impurity regions 22 on the low concentration impurity region 22. Of the high concentration impurity region 23 formed with the trenches, the gate oxide film 24 formed on the surface of the semiconductor substrate 21 exposed by the trenches, and the side surfaces of the trenches, and the trench in which the gate oxide film 24 is formed. It is configured to include a gate electrode 25 layer formed therein the upper height is embedded equal to the surface height of the semiconductor substrate 21.

이와 같은 구조를 갖는 본 발명의 반도체 소자의 제조 공정은 게이트 전극을 반도체 기판상에 형성하는 것이 아니라 반도체 기판의 표면내에 매립 형성한 것으로 그 공정 순서는 다음과 같다.In the manufacturing process of the semiconductor element of the present invention having such a structure, the gate electrode is not formed on the semiconductor substrate, but is buried in the surface of the semiconductor substrate.

먼저, 도 2a에서와 같이, 반도체 기판(21)의 표면내에 일정 깊이로 저농도의 불순물을 주입하여 저농도 불순물 영역(22)을 형성하고 상기 저농도 불순물 영역(22)의 표면내에 일정 깊이로 고농도의 불순물을 주입하여 고농도 불순물 영역(23)을 형성한다. 이때, 이온 주입 에너지는 저농도 불순물 영역(23)을 형성할때의 에너지보다 낮게한다.First, as shown in FIG. 2A, a low concentration impurity region 22 is formed by implanting a low concentration of impurities into the surface of the semiconductor substrate 21 at a predetermined depth, and a high concentration of impurities at a predetermined depth within the surface of the low concentration impurity region 22. Is implanted to form a high concentration impurity region 23. At this time, the ion implantation energy is lower than the energy at the time of forming the low concentration impurity region 23.

도 2a에서와 같이, 상기 반도체 기판(21)의 저농도 불순물 영역(23)을 하부의 고농도 불순물 영역(23)이 노출되도록 선택적으로 식각하여 제 1 트렌치를 형성한다.As shown in FIG. 2A, the first concentration of the low concentration impurity region 23 of the semiconductor substrate 21 is selectively etched to expose the lower high concentration impurity region 23.

그리고 도 2c에서와 같이, 상기 제 1 트렌치가 형성되어 노출된 고농도 불순물 영역(23)을 상기 제 1 트렌치보다 좁은 너비로 식각하여 제 2 트렌치를 형성한다.As shown in FIG. 2C, the first trench is formed to etch the exposed high concentration impurity region 23 to a narrower width than the first trench to form a second trench.

이어, 도 2d에서와 같이, 상기 제 1,2 트렌치가 형성된 반도체 기판(21)의 전표면에 게이트 산화막(24)을 형성한다.Next, as shown in FIG. 2D, the gate oxide layer 24 is formed on the entire surface of the semiconductor substrate 21 on which the first and second trenches are formed.

그리고 도 2e에서와 같이, 상기 게이트 산화막(24)이 형성된 반도체 기판(21)의 전면에 폴리 실리콘층을 형성하고 에치백하여 상기 제 1,2 트렌치에 매립되는 게이트 전극(25)을 형성한다. 이때, 상기 게이트 산화막(24)의 노출된 부분도 같이 제거한다.As shown in FIG. 2E, a polysilicon layer is formed on the entire surface of the semiconductor substrate 21 on which the gate oxide film 24 is formed and etched back to form a gate electrode 25 embedded in the first and second trenches. At this time, the exposed portion of the gate oxide layer 24 is also removed.

이와 같은 본 발명의 반도체 소자의 제조 방법은 게이트 전극(25)을 형성하기 위한 폴리 실리콘층을 반도체 기판(21)의 표면에 형성하는 것이 아니라 반도체 기판(21)의 표면 내부로 매입되도록 형성하여 게이트 전극(25)에 의한 단차 발생을 억제한 것이다.In the method of manufacturing the semiconductor device of the present invention as described above, the polysilicon layer for forming the gate electrode 25 is formed on the surface of the semiconductor substrate 21 rather than being formed on the surface of the semiconductor substrate 21. The step difference caused by the electrode 25 is suppressed.

이때, 2차원적인 단순한 수직 구조가 아니기 때문에 채널 길이가 길어져 소자의 특성을 저하시킬 수도 있으나 이는 소오스/드레인을 LDD구조로 하여 채널 저항(Channel Resistance)을 줄여 V_T의 증가를 억제한 것이다.At this time, since it is not a simple two-dimensional structure, the length of the channel may be deteriorated and the characteristics of the device may be deteriorated. However, this is to suppress the increase of V _T by reducing the channel resistance by making the source / drain an LDD structure.

게이트 전극을 반도체 기판의 표면내로 매입한 본 발명의 제조 공정에 의한 트랜지스터는 다음과 같은 효과가 있다.The transistor according to the manufacturing process of the present invention in which the gate electrode is embedded in the surface of the semiconductor substrate has the following effects.

게이트 전극을 반도체 기판의 표면내로 매립하여 단차 발생을 없애 후속되는 금속 배선 등의 형성 공정에서 공정의 용이성을 높이는 효과가 있다. 이는 금속 배선을 2중 또는 3중이 아닌 그 이상의 다층으로 할 수 있게 하고 금속 배선의 패터닝시에 단차 때문에 발생하는 디포커싱 문제를 해결하는 효과가 있다.The gate electrode is embedded in the surface of the semiconductor substrate to eliminate the step difference, thereby increasing the ease of the process in the subsequent forming process of metal wiring. This makes it possible to make the metal wirings multi-layered, not double or triple, and to solve the defocusing problem caused by the step in the patterning of the metal wirings.

Claims

A first semiconductor layer,

A second semiconductor layer implanted with a low concentration of impurities formed with trenches on the first semiconductor layer,

A third semiconductor layer into which a high concentration of impurities are formed, having trenches having a wider width than the trench of the second semiconductor layer;

A gate oxide film formed on the surface of the first semiconductor layer and the side surface, the surface of the second semiconductor layer and the side surface of the third semiconductor layer exposed by the trenches,

And a gate electrode layer formed in the trench in which the gate oxide layer is formed, the upper height of which is formed to be equal to the surface height of the third semiconductor layer.

The structure of a semiconductor device according to claim 1, wherein the second and third semiconductor layers are source / drain of LDD structure.

Forming a low concentration impurity region by injecting a low concentration of impurities into the surface of the semiconductor substrate at a predetermined depth;

Forming a high concentration impurity region by injecting a high concentration impurity to a predetermined depth into the surface of the low concentration impurity region;

Selectively etching the low concentration impurity region of the semiconductor substrate to expose the lower high concentration impurity region to form a first trench;

Forming a second trench by etching the high concentration impurity region exposed by forming the first trench with a narrower width than the first trench;

Forming a gate oxide film on the entire surface of the semiconductor substrate on which the first and second trenches are formed;

And forming a polysilicon layer on the entire surface of the semiconductor substrate on which the gate oxide film is formed and etching back to form a gate electrode embedded in the first and second trenches.