KR100777157B1 - Trench Type Field Effect Transistor and Method for fabricating the same - Google Patents

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Abstract

본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 트랜치형 전계 효과 트랜지스터는 일정 깊이로 형성된 다중 프로파일의 트랜치를 구비하는 기판과; 게이트 전극과; 상기 게이트 전극 상부에 형성된 절연막을 구비하며, 상기 게이트 전극 및 절연막은 상기 다중 프로파일의 트랜치 내부에 형성되는 것을 특징으로 한다. The present invention relates to a trench type field effect transistor and a method for manufacturing the same, having multiple flat trenches and excellent flatness and preventing breakage of an insulating film that may occur during wire bonding. A substrate having multiple profile trenches formed to a predetermined depth; A gate electrode; And an insulating film formed on the gate electrode, wherein the gate electrode and the insulating film are formed in the trench of the multi-profile.

전계 효과 트랜지스터, 트랜치, 다중 프로파일 Field Effect Transistors, Trench, Multiple Profile

Description

트랜치형 전계 효과 트랜지스터 및 이의 제조 방법{Trench Type Field Effect Transistor and Method for fabricating the same}Trench Type Field Effect Transistor and Method for Fabricating the Same

도 1a는 종래의 트랜치형 전계 효과 트랜지스터를 설명하기 위한 평면 구조의 일부를 도시한 도면. 1A shows a part of a planar structure for explaining a conventional trench type field effect transistor.

도1b는 도 1a의 A-A라인에 따른 단면도. FIG. 1B is a cross sectional view along line A-A in FIG. 1A;

도 2는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도. 2 is a cross-sectional view illustrating a field effect transistor according to a preferred embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정도. 3A to 3E are flowcharts illustrating a method of manufacturing a field effect transistor according to a preferred embodiment of the present invention.

(도면의 주요 부위에 대한 부호의 설명)(Explanation of symbols for main parts of drawing)

210; 기판 220; 드레인 영역210; A substrate 220; Drain area

230; 트랜치 240; 바디 영역230; Trench 240; Body area

250; 산화막 260; 게이트 전극250; Oxide film 260; Gate electrode

270; 소오스 영역 280; 절연막270; Source region 280; Insulating film

290; 소오스 전극 300; 드레인 전극290; Source electrode 300; Drain electrode

본 발명은 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다. The present invention relates to a trench type field effect transistor and a method of manufacturing the same, and more particularly, a trench type field effect having excellent flatness with multiple trenches and preventing breakage of an insulating layer that may occur during wire bonding. A transistor and a method of manufacturing the same.

일반적으로 트랜치형 전계 효과 트랜지스터는 대전류용 전력 소자로서, 기판에 기존의 수평형 게이트 대신 수직으로 트랜치를 형성하고, 그 트랜치의 측면에 산화막을 성장시켜 게이트를 형성함으로써, 대전류 및 고집적화에 매우 유리한 소자를 말한다. 예를 들어, 이러한 트랜치형 전계 효과 트랜지스터는 최대 동작 전압 및 구동 전류가 수십V/수십A 급으로서, 휴대 통신 기기의 최대 요구 조건인 전력 손실을 최소화할 수 있으며, 공정 단순화로 생산 단가도 크게 낮출 수 있는 장점이 있다. In general, a trench type field effect transistor is a high current power device, which forms a trench vertically instead of a conventional horizontal gate on a substrate and grows an oxide film on the side of the trench to form a gate, which is very advantageous for high current and high integration. Say. For example, these trench-type field effect transistors have a maximum operating voltage and driving current of several tens of volts / tens of amperage, which can minimize power loss, which is the most demanding requirement of portable communication devices, and greatly reduce production costs by simplifying the process. There are advantages to it.

이하, 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다. Hereinafter, with reference to the accompanying drawings, the prior art will be described.

도 1a는 종래의 트랜치형 전계 효과 트랜지스터를 설명하기 위한 평면 구조의 일부를 도시한 도면이며, 도1b는 도 1a의 A-A라인에 따른 단면도이다. FIG. 1A illustrates a portion of a planar structure for explaining a conventional trench type field effect transistor, and FIG. 1B is a cross-sectional view taken along the line A-A of FIG. 1A.

도 1a 및 도 1b를 참조하면, 종래의 트랜치형 전계 효과 트랜지스터는 N+형 기판(10)과, 상기 N+형 기판(10)의 하면에 형성된 드레인 전극(20)과, 상기 N+형 기판(10)의 상면에 형성된 N- 드레인 영역(30)과, 상기 N- 드레인 영역(30) 상에 형성된 P형 바디 영역(40)와, 상기 P형 바디 영역(40) 상에 부분적으로 형성된 N+형 소오스 영역(50)과, 상기 소오스 영역(50), 바디 영역(40) 및 드레인 영역(30) 에 일정 깊이로 형성된 트랜치(60)와, 상기 트랜치(60)의 표면에 형성된 산화막(70)과, 상기 트랜치(60)의 산화막(70) 표면에 증착된 게이트 전극(80)과, 상기 게이트 전극(80) 상에 형성된 절연막(90)과, 상기 다수의 소오스 영역(50)을 연결하는 소오스 전극(100)을 구비하는 구조로 이루어진다. 이때, 상기 게이트 전극(80)의 재질은 도핑된 폴리 실리콘 재질로 이루어질 수 있다. 1A and 1B, a conventional trench type field effect transistor includes an N + type substrate 10, a drain electrode 20 formed on a lower surface of the N + type substrate 10, and the N + type substrate 10. An N-drain region 30 formed on an upper surface of the substrate, a P-type body region 40 formed on the N-drain region 30, and an N + -type source region partially formed on the P-type body region 40. A trench 50 formed at a predetermined depth in the source region 50, the body region 40, and the drain region 30, an oxide film 70 formed on the surface of the trench 60, and A source electrode 100 connecting the gate electrode 80 deposited on the oxide film 70 of the trench 60, the insulating film 90 formed on the gate electrode 80, and the plurality of source regions 50. It consists of a structure provided with). In this case, the gate electrode 80 may be formed of a doped polysilicon material.

한편, 도시된 바와 같이 전계 효과 트랜지스터는 상기 절연막(90)이 상부로 돌출된 구조로 이루어짐을 알 수 있다. 따라서, 상기 절연막(90)에 의하여 상기 소오스 전극(100)의 일부가 상부로 돌출된 형태로 이루어지게 된다. Meanwhile, as shown in the drawing, it can be seen that the field effect transistor has a structure in which the insulating film 90 protrudes upward. Therefore, a portion of the source electrode 100 protrudes upward by the insulating layer 90.

이로 인하여, 상기 소오스 전극(100)의 스텝 커버리지(step coverage)가 저하되며, 상기 소오스 전극(100)이 상기 절연막(90)에 의하여 일부가 상부로 돌출되므로, 상기 전계 효과 트랜지스터를 외부 회로와 연결하는 와이어 본딩 작업시 상기 절연막(90)이 파괴되어 내부 쇼트(short)가 발생하는 문제점이 있다. As a result, the step coverage of the source electrode 100 is lowered, and part of the source electrode 100 protrudes upward by the insulating layer 90, thereby connecting the field effect transistor to an external circuit. In the wire bonding operation, the insulating layer 90 is destroyed, causing an internal short.

또한, 상기 소오스 전극(100)의 일부가 상부로 돌출된 형태로 이루어지므로, 소오스 전극의 표면이 불균일하여 와이어 본딩시 와이어와의 접촉 저항이 증가하는 문제점이 있다. In addition, since a portion of the source electrode 100 protrudes upward, the surface of the source electrode is non-uniform, which causes a problem in that contact resistance with the wire increases during wire bonding.

본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법을 제공하는 데에 그 목적이 있다. SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, and the present invention provides a trench type electric field effect having excellent flatness and preventing breakage of an insulating film that may occur during wire bonding. It is an object to provide a transistor and a method of manufacturing the same.

상기한 목적을 달성하기 위한 본 발명의 트랜치형 전계 효과 트랜지스터는 일정 깊이로 형성된 다중 프로파일의 트랜치를 구비하는 기판과; 게이트 전극과; 상기 게이트 전극 상부에 형성된 절연막을 구비하며, 상기 게이트 전극 및 절연막은 상기 다중 프로파일의 트랜치 내부에 형성되는 것을 특징으로 한다. A trench type field effect transistor of the present invention for achieving the above object is a substrate having a multi-profile trench formed to a predetermined depth; A gate electrode; And an insulating film formed on the gate electrode, wherein the gate electrode and the insulating film are formed in the trench of the multi-profile.

상기 기판은 드레인 영역 및 상기 드레인 영역 상에 형성된 바디 영역을 구비하며, 상기 트랜치는 상기 드레인 영역 및 바디 영역에 일정 깊이로 형성된 것이 바람직하다. The substrate may include a drain region and a body region formed on the drain region, and the trench may be formed at a predetermined depth in the drain region and the body region.

상기 다중 프로파일의 트랜치는 제 1 트랜치 및 상기 제 1 트랜치 내의 일부분에 형성된 제 2 트랜치로 이루어지는 것이 바람직하다. Preferably, the multi-profile trench consists of a first trench and a second trench formed in a portion within the first trench.

상기 제 1 트랜치는 상기 바디 영역에 일정 깊이로 형성되며, 상기 제 2 트랜치는 상기 바디 영역 및 드레인 영역에 일정 깊이로 형성된 것이 바람직하다. The first trench may be formed at a predetermined depth in the body region, and the second trench may be formed at a predetermined depth in the body region and the drain region.

상기 바디 영역의 일부분에 형성된 소오스 영역을 더 구비하며, 상기 소오스 영역은 상기 제 1 트랜치를 측벽 및 하부면을 따라 형성된 것이 바람직하다. A source region may be further formed on a portion of the body region, and the source region may be formed along the sidewalls and the bottom surface of the first trench.

상기 게이트 전극은 상기 제 2 트랜치의 내부를 채우며 형성되며, 상기 절연막은 상기 게이트 전극의 상부에 형성되어 상기 제 1 트랜치의 내부를 채우는 것이 바람직하다. The gate electrode may be formed to fill the inside of the second trench, and the insulating layer may be formed on the gate electrode to fill the inside of the first trench.

상기 제 2 트랜치의 표면에는 산화막을 더 구비하여 상기 게이트 전극을 절연시키는 것이 바람직하다. It is preferable to further include an oxide film on the surface of the second trench to insulate the gate electrode.

상기 절연막은 PE-TEOS막, PE-SiO2막, LTO막, BPSG막 및 이들의 적층막 중 어느 하나로 이루어지는 것이 바람직하다. The insulating film is preferably made of any one of a PE-TEOS film, a PE-SiO 2 film, an LTO film, a BPSG film, and a laminated film thereof.

또한, 본 발명의 트랜치형 전계 효과 트랜지스터는 기판에 제 1 트랜치 및 상기 제 1 트랜치 내부에 형성된 제 2 트랜치를 일정 깊이로 형성하는 단계와; 상기 제 2 트랜치 내부를 채우는 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 형성되며, 상기 제 1 트랜치를 채우는 절연막을 형성하는 단계를 포함하여 이루어진다. In addition, the trench type field effect transistor of the present invention comprises the steps of forming a first trench and a second trench formed in the first trench in a predetermined depth in a substrate; Forming a gate electrode filling the inside of the second trench; And forming an insulating layer formed on the gate electrode and filling the first trench.

상기 제 1 트랜치 및 제 2 트랜치를 형성한 후, 상기 제 2 트랜치의 표면을 따라 상기 게이트 전극을 절연시키는 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다. After forming the first trench and the second trench, the method may further include forming an oxide film to insulate the gate electrode along the surface of the second trench.

상기 절연막이 형성된 기판의 상ㆍ하면에 드레인 전극 및 소오스 전극을 형성하는 단계를 더 포함하는 것이 바람직하다. The method may further include forming a drain electrode and a source electrode on the upper and lower surfaces of the substrate on which the insulating film is formed.

이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도면의 동일한 참조 부호는 동일한 구성 요소를 나타낸다. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도이다. 2 is a cross-sectional view for describing a field effect transistor according to a preferred embodiment of the present invention.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터는 2, the field effect transistor according to the preferred embodiment of the present invention

기판(210)과, 상기 기판(210)의 어느 일면, 예를 들면 하면에 형성된 드레인 전극(300)과, 상기 기판(210)의 다른 일면, 예를 들어 상면에 형성된 드레인 영역(220)과, 상기 드레인 영역(220) 상에 형성된 바디 영역(240)과, 상기 바디 영역 (240) 및 드레인 영역(220)에 일정 깊이로 형성된 다중 프로파일(profile)로 이루어지는 트랜치(230)와, 상기 트랜치(230) 표면의 일부분에 형성된 산화막(250)과, 상기 산화막(250)의 표면에 증착된 게이트 전극(260)과, 상기 바디 영역(240) 상에 부분적으로 형성된 소오스 영역(270), 상기 게이트 전극(260) 상에 형성되며 상기 트랜치(230) 내에 증착된 절연막(280)과, 상기 소오스 영역(270)과 전기적으로 연결되는 소오스 전극(290)을 구비하는 구조로 이루어진다. A substrate 210, a drain electrode 300 formed on one surface of the substrate 210, for example, a lower surface thereof, a drain region 220 formed on the other surface of the substrate 210, for example, an upper surface thereof, A body region 240 formed on the drain region 220, a trench 230 having multiple profiles formed at a predetermined depth in the body region 240 and the drain region 220, and the trench 230. An oxide film 250 formed on a portion of the surface, a gate electrode 260 deposited on the surface of the oxide film 250, a source region 270 partially formed on the body region 240, and the gate electrode ( The insulating layer 280 is formed on the trench 260 and the source electrode 290 electrically connected to the source region 270.

상기 기판(210)은 일반적으로 미리 소정의 불순물 예를 들면, 인(P)과 같은 N형의 불순물이 도핑된 N+형의 실리콘 기판을 사용한다. 상기 N+ 형의 실리콘 기판은 일반적으로 단결정 실리콘봉의 형성시 N형 불순물을 첨가하여 형성된다. The substrate 210 generally uses an N + type silicon substrate doped with an N type impurity such as phosphorus (P) in advance. The N + type silicon substrate is generally formed by adding N type impurities in forming a single crystal silicon rod.

상기 드레인 영역(220)은 상기 기판(210)의 상면에서 에피택셜(epitaxial) 공정을 통하여 형성된 N-형의 실리콘층이다. 이러한 드레인 영역(220)은 일반적으로 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 에피택셜 성장을 통하여 형성된다. The drain region 220 is an N-type silicon layer formed through an epitaxial process on an upper surface of the substrate 210. The drain region 220 is generally formed through epitaxial growth by injecting an N-type impurity gas and a silicon gas together.

상기 바디 영역(240)은 상기 드레인 영역(220)의 상부에 보론(B) 등의 P형 불순물이 도핑된 영역이다. 물론, 상기 바디 영역은 상기 다중 프로파일의 트랜치(230)의 형성 이후에, P형의 불순물을 주입하여 형성된 것이다. The body region 240 is a region doped with a P-type impurity such as boron (B) on the drain region 220. Of course, the body region is formed by implanting P-type impurities after the formation of the multi-profile trench 230.

상기 다중 프로파일의 트랜치(230)는 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어진다. 상기 제 1 트랜치(231)는 상기 바디 영역(240)에 일정 깊이로 형성되며, 상기 제 2 트랜치(235)는 상기 제 1 트랜치(231)의 내부에서 상기 바디 영역(240) 및 드레인 영역(220)에 일정 깊이로 형성되어 있다. The multiple profile trench 230 comprises a first trench 231 and a second trench 235. The first trench 231 is formed at a predetermined depth in the body region 240, and the second trench 235 is formed in the body region 240 and the drain region 220 in the first trench 231. ) Is formed to a certain depth.

상기 산화막(250)은 상기 제 2 트랜치(235)의 표면에 형성되어, 상기 게이트 전극(260)을 상기 드레인 영역(220), 바디 영역(240) 및 소오스 영역(270)과 절연시킨다. The oxide layer 250 is formed on the surface of the second trench 235 to insulate the gate electrode 260 from the drain region 220, the body region 240, and the source region 270.

상기 게이트 전극(260)은 도전성 금속 물질 또는 불순물이 도핑되어 도전성을 나타낼 수 있는 폴리 실리콘을 증착하여 상기 산화막(250)이 형성된 제 2 트랜치(235)를 채운다. 상기 게이트 전극(260)이 폴리 실리콘으로 이루어지는 경우에는 N형의 불순물이 포함된 폴리 실리콘으로 이루어지는 것이 바람직하다. 또한, 상기 게이트 전극(260)은 상기 산화막(250)을 통하여 상기 드레인 영역(220), 바디 영역(240) 및 소오스 영역(270)과 절연된다. The gate electrode 260 fills the second trench 235 in which the oxide layer 250 is formed by depositing polysilicon which may be conductive by being doped with a conductive metal material or impurities. When the gate electrode 260 is made of polysilicon, it is preferable that the gate electrode 260 is made of polysilicon containing N-type impurities. In addition, the gate electrode 260 is insulated from the drain region 220, the body region 240, and the source region 270 through the oxide film 250.

상기 소오스 영역(270)은 상기 제 1 트랜치(231)의 외곽의 바디 영역(240) 중 일부 영역에 N형 불순물을 이온 주입하여 형성된 것으로, 상기 소오스 영역(270)은 N+ 형태이다. The source region 270 is formed by ion implanting N-type impurities into a portion of the body region 240 outside the first trench 231, and the source region 270 is N + shaped.

상기 절연막(280)은 상기 게이트 전극(260) 상에 형성되어 상기 제 1 트랜치(231)의 내부를 채운다. 이때, 상기 절연막(280)은 스텝커버리지(step coverage)의 문제가 무시되므로, PE-TEOS막, PE-SiO2막, LTO(Low Temperature Oxide)막, BPSG(Boron Phosphorus Silicate Glass)막 및 이들의 적층막 중 어느 하나로 이루어지며, 가격이 저렴하고 증착 속도가 높은 PE-TEOS막, PE-SiO2막으로 이루어지는 것이 바람직하다. The insulating layer 280 is formed on the gate electrode 260 to fill the inside of the first trench 231. In this case, since the problem of step coverage is ignored, the insulating film 280 may include a PE-TEOS film, a PE-SiO 2 film, a low temperature oxide (LTO) film, a boron phosphorus silicate glass (BPSG) film, and a stack thereof. It is preferable that the film is made of any one of PE-TEOS film and PE-SiO 2 film, which is inexpensive and has high deposition rate.

상기 소오스 전극(290)은 일정 두께의 알루미늄 또는 구리를 증착하여 형성된 것으로, 상기 소오스 영역(270)과 전기적으로 연결된다. The source electrode 290 is formed by depositing aluminum or copper having a predetermined thickness and is electrically connected to the source region 270.

또한, 상기 드레인 전극(300)은 상기 기판(210)의 하면에 일정 두께의 금 또는 은을 증착하여 형성된 것이다. In addition, the drain electrode 300 is formed by depositing gold or silver having a predetermined thickness on the lower surface of the substrate 210.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정도이다. 3A to 3E are flowcharts illustrating a method of manufacturing a field effect transistor according to a preferred embodiment of the present invention.

도 3a를 참조하면, 우선 N+형의 기판 상에 에피텍셜 공정을 통하여 형성된 드레인 영역(220)을 형성한다. 이때, 상기 드레인 영역(220)에는 N-형의 도핑이 수행되어 있다. Referring to FIG. 3A, first, a drain region 220 formed through an epitaxial process is formed on an N + type substrate. In this case, N-type doping is performed in the drain region 220.

상기 드레인 영역(220)을 형성한 후, 상기 드레인 영역(220)에 일정 깊이로 다중 프로파일(profile)의 트랜치(230)를 형성한다. 이때, 상기 트랜치(230)는 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어지는 이중 프로파일의 트랜치(230)인 것이 바람직하다. After forming the drain region 220, trenches of multiple profiles are formed in the drain region 220 at a predetermined depth. In this case, the trench 230 may be a double profile trench 230 including the first trench 231 and the second trench 235.

보다 상세히 설명하면, 상기 드레인 영역(220)에 소정 깊이로 제 1 트랜치(231)를 형성하고, 그런 다음, 상기 제 1 트랜치(231)의 내부에서 상기 제 1 트랜치(231)보다 적은 폭의 제 2 트랜치(235)를 상기 바디 영역(240)과 상기 드레인 영역(220)에 소정 깊이로 형성하여 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어지는 다중 프로파일의 트랜치(230)를 형성한다. In more detail, a first trench 231 is formed in the drain region 220 to a predetermined depth, and then, the first trench 231 has a smaller width than the first trench 231 in the first trench 231. The second trench 235 is formed in the body region 240 and the drain region 220 to have a predetermined depth to form a multi-profile trench 230 including the first trench 231 and the second trench 235. .

상기 제 1 트랜치(231) 및 제 2 트랜치(235)를 형성한 후, 상기 기판(210)에 소정의 불순물, 바람직하게는 보론(B) 등의 P형 불순물을 도핑하여 바디 영역(240)을 형성한다. 이때, 바디 영역(240)은 상기 제 1 트랜치(231)보다 깊게 형성되는 것이 바람직하다. After the first trenches 231 and the second trenches 235 are formed, the body region 240 may be doped with a dopant such as P-type impurities such as boron (B). Form. In this case, the body region 240 may be formed deeper than the first trench 231.

도 3b를 참조하면, 상기 제 2 트랜치(235)의 표면에 일정 두께의 산화막(250)을 형성한다. Referring to FIG. 3B, an oxide film 250 having a predetermined thickness is formed on the surface of the second trench 235.

그런 다음, 상기 산화막(250)이 표면에 형성된 제 2 트랜치(235) 내부에 소정의 도전성 금속 물질 또는 불순물이 도핑되어 도전성을 나타낼 수 있는 폴리 실리콘을 증착하여 게이트 전극(260)을 형성한다. 즉, 상기 제 2 트랜치(235)를 상기 게이트 전극(260)이 채우는 형상으로 이루어지도록 상기 게이트 전극(260)을 형성하는 것이다. Next, a gate electrode 260 is formed by depositing polysilicon which may exhibit conductivity by doping a predetermined conductive metal material or impurities into the second trench 235 having the oxide layer 250 formed on the surface thereof. That is, the gate electrode 260 is formed to have a shape in which the second trench 235 is filled with the gate electrode 260.

도 3c를 참조하면, 상기 산화막(250)이 표면에 형성된 제 2 트랜치(235) 내부에 상기 게이트 전극(260)을 형성한 후, 소정의 불순물을 주입(implantation)하여 상기 바디 영역(240)의 일부분에 소오소 영역(270)을 형성한다. 이때, 상기 소오스 영역(270)은 상기 바디 영역(240)의 제 1 트랜치(231)의 측벽 및 하부면을 따라 형성되는 것이 바람직하다. Referring to FIG. 3C, after the gate electrode 260 is formed in the second trench 235 having the oxide layer 250 formed on a surface thereof, a predetermined impurity is implanted into the body region 240. The osozo region 270 is formed in a portion. In this case, the source region 270 may be formed along the sidewall and the bottom surface of the first trench 231 of the body region 240.

도 3d를 참조하면, 상기 게이트 전극(260)을 형성한 후, 상기 제 1 트랜치(231)의 내부를 채우는 절연막(280)을 형성한다. Referring to FIG. 3D, after forming the gate electrode 260, an insulating film 280 filling the inside of the first trench 231 is formed.

이때, 상기 절연막(280)은 스텝커버리지(step coverage)의 문제가 무시되므로, PE-TEOS막, PE-SiO2막, LTO(Low Temperature Oxide)막, BPSG(Boron Phosphorus Silicate Glass)막 및 이들의 적층막 중 어느 하나로 이루어지며, 가격이 저렴하고 증착 속도가 높은 PE-TEOS막, PE-SiO2막으로 이루어지는 것이 바람직하다. In this case, since the problem of step coverage is ignored, the insulating film 280 may include a PE-TEOS film, a PE-SiO 2 film, a low temperature oxide (LTO) film, a boron phosphorus silicate glass (BPSG) film, and a stack thereof. It is preferable that the film is made of any one of PE-TEOS film and PE-SiO 2 film, which is inexpensive and has a high deposition rate.

도 3e를 참조하면, 상기 절연막(280)을 형성한 후, 상기 기판의 상면 및 하 면에 소정의 도전성 물질을 증착한다. 상기 도전성 물질은 금(Au), 은(Ag), 알루미늄(Al), 구리 또는 이들의 등가물인 것이 바람직하나, 본 발명에서 그 재질을 한정하는 것은 아니다. Referring to FIG. 3E, after forming the insulating layer 280, a predetermined conductive material is deposited on the upper and lower surfaces of the substrate. The conductive material is preferably gold (Au), silver (Ag), aluminum (Al), copper or equivalents thereof, but the material is not limited thereto.

보다 상세히 설명하며, 상기 기판의 상면에 일정 두께의 알루미늄 또는 구리를 증착하여 소오스 전극을 형성하며, 상기 기판의 하면에는 일정 두께의 금 또는 은을 증착하여 드레인 전극(300)을 형성한다. In more detail, a source electrode is formed by depositing aluminum or copper having a predetermined thickness on an upper surface of the substrate, and a drain electrode 300 is formed by depositing gold or silver having a predetermined thickness on the lower surface of the substrate.

상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 트랜치형 전계 효과 트랜지스터는 상기 절연막(280)을 다중 프로파일로 이루어지는 트랜치(230)의 내부를 채우는 형상으로 이루어지도록 하여 상기 소오스 전극(290)의 하부 구조가 평탄화된다. As described above, in the trench type field effect transistor according to the preferred embodiment of the present invention, the insulating layer 280 is formed to fill the inside of the trench 230 having a multi profile, so that the lower portion of the source electrode 290 is formed. The structure is flattened.

따라서, 상기 소오스 전극(290)의 스텝 커버리지가 향상되며, 이에 따라 와이어 본딩 작업시 발생할 수 있는 상기 절연막(280)의 파괴를 방지할 수 있다. Therefore, the step coverage of the source electrode 290 is improved, thereby preventing the breakdown of the insulating layer 280 that may occur during the wire bonding operation.

상기한 바와 같이 본 발명에 따르면, 본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법을 제공할 수 있다. According to the present invention as described above, the present invention is to provide a trench type field effect transistor and a method of manufacturing the same having excellent flatness, and can prevent the destruction of the insulating film that may occur during wire bonding. Can be.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (11)

기판, 드레인 영역 및 바디 영역이 순차적으로 형성되고, 상기 바디 영역에 일정 깊이로 제 1 트랜치가 형성되고, 상기 제 1 트랜치의 내부에 상기 제 1 트랜치보다 작은 폭을 갖는 동시에 상기 드레인 영역까지 제 2 트랜치가 형성된 트랜치형 전계 효과 트랜지스터에 있어서,A substrate, a drain region, and a body region are sequentially formed, and a first trench is formed in the body region at a predetermined depth, and a second width is formed in the first trench to the drain region while having a width smaller than that of the first trench. In a trench type field effect transistor having a trench formed therein, 상기 제 2 트랜치의 내벽인 드레인 영역 및 바디 영역에만 산화막이 형성되고,An oxide film is formed only in the drain region and the body region that are inner walls of the second trench, 상기 산화막 내에 게이트 전극이 형성되며,A gate electrode is formed in the oxide film, 상기 제 2 트랜치, 산화막 및 게이트 전극의 바깥인 제 1 트랜치의 내부에 절연막이 형성되며,An insulating film is formed inside the first trench, which is outside the second trench, the oxide film, and the gate electrode, 상기 제 1 트랜치와 접하는 바디 영역의 내벽에 소오스 영역이 형성되며,A source region is formed on an inner wall of the body region in contact with the first trench, 상기 바디 영역, 소오스 영역 및 절연막 위에 표면이 평평한 소오스 전극이 형성되고,A source electrode having a flat surface is formed on the body region, the source region, and the insulating layer; 상기 기판의 하면에 드레인 전극이 형성된 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터. And a drain electrode formed on the bottom surface of the substrate. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 절연막은 PE-TEOS막, PE-SiO2막, LTO막, BPSG막 및 이들의 적층막 중 어느 하나로 이루어지는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.And the insulating film is formed of any one of a PE-TEOS film, a PE-SiO 2 film, an LTO film, a BPSG film, and a stacked film thereof. 기판에 제 1 트랜치를 형성하고, 상기 제 1 트랜치 내부에 제 2 트랜치를 형성하는 단계와,Forming a first trench in the substrate, and forming a second trench inside the first trench; 상기 제 2 트랜치의 내벽에만 산화막을 형성하는 단계와,Forming an oxide film only on an inner wall of the second trench; 상기 산화막의 내부에 게이트 전극을 형성하는 단계와,Forming a gate electrode inside the oxide film; 상기 게이트 전극의 상부로서 상기 제 1 트랜치의 내부를 절연막으로 채우는 단계와,Filling the inside of the first trench with an insulating film as an upper portion of the gate electrode; 상기 절연막 위에 표면이 평평한 소오스 전극을 형성하고, 상기 기판의 하면에 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터의 제조 방법.Forming a source electrode having a flat surface on the insulating film, and forming a drain electrode on a lower surface of the substrate. 삭제delete 삭제delete
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