KR20030067525A - 다중 애노드 드라이버 회로와 이를 사용한 형광 표시관 - Google Patents

다중 애노드 드라이버 회로와 이를 사용한 형광 표시관 Download PDF

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KR20030067525A
KR20030067525A KR10-2003-0007184A KR20030007184A KR20030067525A KR 20030067525 A KR20030067525 A KR 20030067525A KR 20030007184 A KR20030007184 A KR 20030007184A KR 20030067525 A KR20030067525 A KR 20030067525A
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Abstract

본 발명은 다중 애노드 드라이버 회로와 이를 사용한 형광 표시관에 관한 것으로, 다중 애노드 드라이버 회로(4)는 인접하는 2개의 그리드가 애노드의 행방향으로 차례로 스캔되는 것에 동기하여 애노드 데이터를 출력하는 것이고, 그리드 타이밍의 기수번과 우수번에 할당된 2계통의 시프트 레지스터(11A, 11B)를 구비하고 있고, 2계통의 시프트 레지스터(11A, 11B)의 개개의 레지스터(R1, R2,…) 레지스터(R1, R2, R3, …)의 애노드 데이터를 유지하는 래치회로(12A, 12B(L1, L2, L3,…))가 설치되고, 2계통의 시프트 레지스터(11A, 11B)의 래치회로(12A, 12B)에 입력되는 블랭킹(BK1, BK2)을 번갈아 해제하면서 그리드 타이밍의 기수번과 우수번을 선택하여 기억부(7)로부터의 애노드 데이터를 전송하며, RAM용량을 적게 할 수 있고 스피드의 향상, 하드웨어의 소형화를 도모하는 것을 특징으로 한다.

Description

다중 애노드 드라이버 회로와 이를 사용한 형광 표시관{MULTIPLEX ANODE DRIVER CIRCUIT AND FLUORESCENT DISPLAY TUBE}
본 발명은 주로 다중(2중, 4중, 8중) 애노드 매트릭스 방식의 그래픽 형광 표시관을 구동하는 다중 애노드 드라이버 회로와 이를 사용한 형광 표시관에 관한 것이다. 또한, 본 발명은 일반 민생용, 산업용, 차재용 형광 표시관의 구동에도사용 가능하다. 즉, 다중 애노드 매트릭스 방식의 형광 표시관 외에 단순 애노드 매트릭스 방식의 형광 표시관까지 구동할 수 있고, 형광 표시관의 실적이 있는 모든 분야에서 이용 가능하다.
고밀도이고 휘도 불균일이 적은 균일한 밝기의 발광이 얻어지는 형광 표시관으로서 애노드 멀티 매트릭스 방식의 형광 표시관이 알려져 있다.
여기에서는 애노드 멀티 매트릭스 방식으로서 4중 애노드 매트릭스 방식의 형광 표시관을 예로 들어 설명한다. 4중 애노드 매트릭스 방식의 형광 표시관은 도트형상의 애노드가 1행 복수개로 복수행에 걸쳐 매트릭스 형상으로 설치되어 있다. 애노드는 표면에 형광체가 피착 형성되어 있고, 각 행마다 4개의 애노드 접속단자가 설치되어 있다.
각 행에서의 애노드는 각각 4번째마다 위치하는 애노드가 공통의 애노드 접속단자에 배선 접속되어 있다. 애노드 상에는 애노드 2열마다 그리드가 대향 설치되어 있다. 그리드 상에는 전자를 방출하는 예를 들어 필라멘트 형상 음극으로 이루어진 캐소드가 대향하여 설치되어 있다.
도 15는 이 종류의 4중 애노드 매트릭스 방식의 형광 표시관에서의 애노드의 접속구성을 도시한 도면, 도 16은 도 15의 접속구성에 의한 배선도를 도시하고 있다. 또한, 도 15 및 도 16은 애노드의 접속구성에서의 애노드 1행에 착안한 경우를 모식적으로 도시한 것이다.
도 15에서 2열째의 애노드(A2) 및 상기 애노드(A2)와 공통 접속되는 애노드(A2a), 3열째의 애노드(A3) 및 상기 애노드(A3)와 공통 접속되는애노드(A3a)는 애노드 접속단자(AT1-2, AT1-3)로의 양전압의 인가에 의해 동시에 점등된다. 이 때, 다른 애노드가 접속된 애노드 접속단자에는 음전압이 인가되어 점등되지 않는다.
또한, 1열째의 애노드(A1) 및 상기 애노드(A1)와 공통 접속되는 애노드(A1a), 4열째의 애노드(A4) 및 상기 애노드(A4)와 공통 접속되는 애노드(A4a)는 애노드 접속단자(AT1-1, AT1-4)로의 양전압의 인가에 의해 동시에 점등된다. 이 때, 다른 애노드가 접속된 애노드 접속단자에는 음전압이 인가되어 점등되지 않는다.
상기 구성에 의하면 애노드(A2, A2a)를 점등하기 위한 애노드 접속단자(AT1-2)의 배선패턴과, 애노드(A3, A3a)를 점등하기 위한 애노드 접속단자(AT1-3)의 배선패턴 사이에는 이들 애노드 접속단자(AT1-2, AT1-3)에 양전압을 인가했을 때 비점등 상태에 있는 애노드(A1, A1a)의 애노드 접속단자(AT1-1)의 배선패턴이 개재되어 있다.
또한, 애노드(A1, A1a)를 점등하기 위한 애노드 접속단자(AT1-1)의 배선패턴과, 애노드(A4, A4a)를 점등하기 위한 애노드 접속단자(AT1-4)의 배선패턴 사이에는, 이들 애노드 접속단자(AT1-1, AT1-4)에 양전압을 인가했을 때 비점등 상태에 있는 애노드(A3, A3a)의 애노드 접속단자(AT1-3)의 배선패턴이 개재되어 있다.
이와 같이 도 15에 도시한 접속구성은 점등상태에 있는 애노드(도 15의 예에서는 A1, A1a, A4, A4a)가 접속된 애노드 접속단자(도 15의 예에서는 AT1-1, AT1-4)의 배선패턴간에, 비점등 상태에 있는 애노드(도 15의 예에서는 A2, A2a, A3,A3a)가 접속된 애노드 접속단자(도 15의 예에서는 AT1-2, AT1-3)의 배선 패턴이 설치되어 있다. 즉, 양전압이 인가되었을 때의 애노드 접속단자의 배선패턴과, 음전압이 인가되었을 때의 애노드 접속단자의 배선패턴이 번갈아 설치되어 있다.
그리고, 상기와 같이 1매의 그리드에서 2열의 애노드를 커버하도록 배선 접속된 4중 애노드 매트릭스 방식의 형광 표시관에서는 인접한 2매의 그리드에 대해서 상시 양전압이 인가되도록 그리드를 주사하고, 양전압이 인가된 2매의 그리드에 대응한 4개의 애노드의 중앙에 위치하는 2개의 애노드에 양전압을 인가하고 다른 애노드에는 음전압을 인가하고 있다. 이에 의해, 원하는 행에서의 애노드의 희망 위치의 애노드를 선택적으로 발광하고 있다.
그런데, 상술한 4중 애노드 매트릭스 방식의 형광 표시관에서는 양전압이 인가되었을 때의 애노드 접속단자의 배선패턴과, 음전압이 인가되었을 때의 애노드 접속단자의 배선패턴이 번갈아 설치되고, 동시에 점등하는 애노드의 애노드 접속단자로의 배선접속이 1개 걸러 실시되고 있었다. 이 때문에, 애노드 접속단자에 양전압을 인가하고 있는 애노드를 점등했을 때, 양 옆에 위치하는 애노드 접속단자의 배선패턴과의 사이에 배선간 용량이 발생하고, 그 배선간 용량에 전류가 통전되는 현상이 발생한다.
더 설명하면 도 16에 도시한 바와 같이 애노드 접속단자(AT1-1, AT1-4)에 양전압을 인가한 경우, 상기 애노드 접속단자(AT1-1, AT1-4)와 음전압이 인가되는 애노드 접속단자(AT1-2, AT1-3)의 배선패턴의 사이, 즉 모든 애노드 접속단자(AT1-1, AT1-2, AT1-3, AT1-4)의 배선패턴간에 배선간 용량(C)이 생기고, 각 배선간용량(C)에 전류가 통전된다.
상기 각 배선간 용량(C)에 충전되는 전류는 형광 표시관의 발광에 기여하는 것이 아니고, 그 때의 피크전류의 영향에 의해 애노드 접속단자(AT1-1, AT1-2, AT1-3, AT1-4)에 전압을 공급하기 위한 애노드 드라이버 회로의 발열을 크게 하고 있었다.
그리고, 애노드 드라이버 회로에서 본 배선간 용량은 소형의 형광 표시관에서는 각 애노드 접속단자의 배선패턴도 짧고 작으므로, 애노드 드라이버 회로의 발열에 영향을 줄 정도의 용량은 아니었다. 그러나, 형광 표시관의 대형화에 따라, 각 애노드 접속단자의 배선패턴도 길어지므로 종래의 소형품과 비교하여 증가하는 경향이 있었다.
따라서, 형광 표시관을 대형화시킨 경우 상술한 애노드의 접속구성에서는 소정의 행에서 인접하는 2열의 애노드를 점등시켰을 때, 모든 애노드 접속단자의 배선패턴간에 배선간 용량이 발생하여 전류가 통전되고, 애노드 드라이버 회로에서 본 배선간 용량도 크고, 상기 충전전류의 피크전류의 영향에 의해 애노드 드라이버 회로의 발열을 크게 하고, 애노드 드라이버 회로에 열 손실을 준다는 문제가 있었다.
그래서, 본건 출원인은 상기 문제를 해소하기 위해, 애노드 접속구성의 개량을 도모한 형광 표시관을 이미 출원하고 있다(일본 특개평10-55772호 공보).
도 17은 일본 특개평10-55772호 공보에 개시되는 4중 애노드 매트릭스 방식의 형광 표시관의 애노드 배선을 개략적으로 도시한 것이다.
도 17에서 1G, 2G, 3G, …는 그리드 단자이고, 1-2, 1-3, 1-1, 1-4, 2-2, 2-3, 2-1, 2-4, …은 애노드 배선이다. 상기 애노드 배선에서 주목할 점으로서는 애노드 세그먼트가 배선방향 순으로 보아 1-1, 1-2, 1-3, 1-4로 번호순으로 나열하고 있는 것에 대해, 애노드 배선이 1-2, 1-3, 1-1, 1-4로 변칙적으로 나열되어 있다.
그러나, 상기 애노드의 접속구성에 의한 변칙적인 나열은 애노드 드라이버 회로에 의해 구동하는 경우에 불합리한 배선구조로 되어 있다. 즉, 상술한 배선패턴간의 배선간 용량에 수반하는 애노드 드라이버 회로의 발열의 문제를 해소하기 위해서는 도 16에 도시한 바와 같은 변칙적인 애노드의 접속구성을 채용할 필요가 있었다. 또한, 4중 애노드 매트릭스 방식의 경우, 형광 표시관의 설계상, 애노드의 배선 패턴을 애노드의 배열순으로 바꾸어 나열할 수 없었다.
여기에서, 도 17에 도시한 바와 같은 변칙적인 애노드의 접속구성에 의한 4중 애노드 매트릭스 방식의 형광 표시관에 채용되는 종래의 애노드 드라이버 회로의 구성 및 구동방법에 대해서 설명한다.
도 18은 4중 애노드 매트릭스 방식의 형광 표시관을 구동할 때의 타이밍차트, 도 19는 그리드 스캔의 타이밍 데이터, 도 20은 그리드 타이밍과 함께 점등할 애노드 세그먼트의 매트릭스표를 도시한 도면, 도 21은 애노드 드라이버 회로의 개략 구성도, 도 22는 드라이버 출력(Q)과 애노드 세그먼트의 접속예를 도시한 도면, 도 23은 종래형 애노드 드라이버의 구동 타이밍 차트를 도시한 도면이다.
4중 애노드 매트릭스 방식의 형광 표시관을 포함하고, 다중 애노드 매트릭스 방식의 형광 표시관의 그리드의 구동방법은 듀얼 그리드 스캔이라고 불리는 구동방식이 채용된다. 즉, 도 18의 타이밍 차트 및 도 19의 타이밍 데이터에 도시한 바와 같이, 항상 2매의 그리드를 온시키면서 1매씩 이동하는 타이밍으로 그리드를 스캔시키고 있다(그리드 G1, G2→G2, G3→G3, G4의 순). 또한, 상기 그리드를 1매씩 스캔하는 타이밍을 그리드 타이밍(도 18에서의 T1∼Tn)이라고 부르고 있다.
애노드는 상기 그리드 타이밍에 동기하여 구동함으로써 점등한다. 도 20은 그리드 타이밍과 함께 점등할 애노드 세그먼트의 매트릭스표를 나타내고 있다. 도 20에서 ○표는 점등할 애노드 세그먼트가 있는 부분이고, ×표는 점등할 애노드 세그먼트가 없는 부분이다.
따라서, 도 20에서의 ×표 부분을 점등하면 표시가 새어 발광상태가 되고, 표시품위를 저하시키는 문제를 발생시킨다. 이 때문에 도 20의 ×부분을 항상 비점등 상태로 표시 데이터를 「L」로 하지 않으면 안된다. 표시점등의 선택은 ○표 부분을 「H」으로 함으로써 점등하고 「L」로 함으로써 비점등한다.
그러나, 종래의 구동방식에 의한 애노드 드라이버 회로에서는 도 20에서의 ×표 부분에도 표시 데이터로서 「L」을 전송하고 있었다. 이 때문에, 도 20에서의 ×표 부분의 표시 데이터를 표시용 RAM에 확보하지 않으면 안되었다. 또한, 이 ×표 부분의 표시 데이터는 직접 표시점등의 선택에 관여하고 있지 않으므로 모두 불필요한 데이터가 되고 있다. 그리고, 불필요한 데이터를 가지지 않을 수 없기 때문에 RAM용량이 커지는 문제가 있었다. 그 결과, RAM의 용량이 비용 등으로 제한되면, 다른 용도(예를 들어 계조표시)로 사용할 수 있는 용량을 많이 취할 수 없었다. 또한, 종래의 애노드 드라이버 회로에서는 각 그리드 타이밍에서 표시용 애노드 데이터의 전송 bit수가 n×4가 되고, ×표 부분의 데이터 전송을 삭감한 경우(이 경우의 전송 bit수는 n×2)의 배의 전송속도를 필요로 하고 있었다.
또한, 상술한 4중 애노드 매트릭스 방식의 형광 표시관을 구동하는 애노드 드라이버 회로는 도 21에 도시한 바와 같이 시프트 레지스터, 래치, 애노드 드라이버를 구비한 시프트 레지스터·래치 & 드라이버로 일반적으로 불리고 있는 구성이다. 상기 애노드 드라이버 회로에서의 표시 데이터(애노드 데이터)는 도 21 및 도 22에 도시한 바와 같이 시리얼 클럭(CLK)에 입력하는 클럭에 동기시키고, 클럭 동기형 시리얼 인터페이스를 통하여 시리얼 인풋(SI)으로부터 입력된다. 상기 데이터는 필요한 bit까지 시프트 레지스터(31)의 n-bit까지 전송된다. 그 후, 래치(LAT)에 의해 시프트 레지스터(31)의 데이터가 래치회로(32)에 유지된다. 그리고, 래치회로(32)에 유지된 데이터에 따라서 출력회로(애노드 드라이버)(33)의 출력(Q)이 제어된다. 이 때, 애노드 드라이버(33)의 출력(Q)은 도 22에 도시한 바와 같이 형광 표시관의 대상이 되는 애노드 세그먼트에 입력된다. 도 22의 예에서는 애노드 드라이버의 출력(Q1)이 애노드 세그먼트(1-2)에 입력되고 출력(Q2)이 애노드 세그먼트(1-3)에 입력되며, 출력(Q3)이 애노드 세그먼트(1-1)에 입력되고 출력(Q4)가 애노드 세그먼트(1-4)에 입력된다.
그러나, 상기 애노드 드라이버 회로에서는 시리얼 인풋(SI)으로부터 입력되는 애노드 데이터가 시프트 레지스터(31)의 R1부터 차례로 입력되고 이에 준하여 드라이버 출력도 Q1부터 차례로 대응하고 있다. 그러나, 형광 표시관의 애노드 배선의 순서는 상술한 바와 같이 변칙적으로 나열되어 있다. 이 때문에, 애노드 데이터를 전송할 때, 그 변칙적인 순서에 주의하여 전송하지 않으면 안되는 문제가 있었다.
만약, 형광 표시관의 애노드 배선의 순서를 바꿀 수 없는 경우에는 드라이버 출력의 나열을 바꾸는 것으로 대응해도 문제없다. 그러나, 이 경우 4중 애노드 매트릭스 방식 전용의 드라이버가 되고, 다른 애노드 매트릭스 방식(예를 들어 단순, 2중, 8중 등의 애노드 매트릭스 방식)에 채용할 수 없었다. 즉, 구동방식에 의해 데이터 형식이 다르고 모든 구동방식에 대응하는 드라이버의 공통화를 도모할 수 없고 범용성이 결여된다는 문제가 있었다.
또한, 참고로 종래형 애노드 드라이버의 단자기능일람을 도 24에 도시하고, 상기 종래형 애노드 드라이버의 시프트 레지스터의 레지스터(R)과 애노드 세그먼트의 접속예를 도 25에 도시한다.
본 발명은 상술한 문제점을 감안하여 이루어진 것이고, 불필요한 데이터를 삭제하여 애노드 데이터의 기억용량을 감소시킴과 동시에 애노드 데이터의 전송속도의 향상을 도모할 수 있고, 또한 소프트웨어에 의존하지 않고 각종 구동방식의 드라이버 회로의 공통화를 도모할 수 있으며, 하드웨어의 소형화가 가능한 다중 애노드 드라이버 회로와 이를 사용한 형광 표시관을 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명에 관한 다중 애노드 드라이버 회로가 탑재되는 형광 표시관의 개략 구성을 도시한 도면,
도 2는 본 발명에 관한 다중 애노드 드라이버 회로의 제 1 실시형태를 도시한 회로 구성도,
도 3은 도 2의 회로구성에 의한 구동 타이밍차트,
도 4a 내지 도 4c는 종래에서의 형광 표시관의 각 애노드 매트릭스 방식과 드라이버 출력의 접속관계를 도시한 도면,
도 5는 본 발명에 관한 다중 애노드 드라이버 회로의 제 2 실시형태를 도시한 회로 구성도,
도 6은 드라이버 출력의 접속전환회로의 일례를 도시한 도면,
도 7a, 도 7b는 형광 표시관의 단순 애노드 매트릭스 방식 및 2중 애노드 매트릭스 방식에서의 시프트 레지스터의 구성예를 도시한 도면,
도 8a, 도 8b는 형광 표시관의 4중 애노드 매트릭스 방식 및 8중 애노드 매트릭스 방식에서의 시프트 레지스터의 구성예를 도시한 도면,
도 9는 애노드 매트릭스 방식에 의한 각 시리얼 인풋과 레지스터의 접속예를도시한 도면,
도 10은 각 시리얼 인풋과 레지스터의 접속코드일람을 도시한 도면,
도 11은 한쪽의 시리얼 인풋과 레지스터의 접속코드일람을 도시한 도면,
도 12는 애노드 매트릭스 방식에 의한 각 블랭킹 단자를 드라이버 출력단의 접속예를 도시한 도면,
도 13은 각 블랙킹 단자와 드라이버 출력단의 접속코드일람을 도시한 도면,
도 14는 한쪽의 블랭킹 단자와 드라이버 출력단의 접속코드일람을 도시한 도면,
도 15는 4중 애노드 매트릭스 방식의 형광 표시관에서의 애노드의 접속구성을 도시한 도면,
도 16은 도 15의 접속구성에 의한 배선도를 도시한 도면,
도 17은 일본 특개평10-55772호 공보에 개시되는 4중 애노드 매트릭스 방식의 형광 표시관의 애노드 배선을 개략적으로 도시한 도면,
도 18은 4중 애노드 매트릭스 방식의 형광 표시관을 구동할 때의 타이밍 차트,
도 19는 그리드 스캔의 타이밍 데이터를 도시한 도면,
도 20은 그리드 타이밍과 함께 점등할 애노드 세그먼트의 매트릭스표를 도시한 도면,
도 21은 애노드 드라이버 회로의 개략 구성도,
도 22는 드라이버 출력(Q)과 애노드 세그먼트의 접속예를 도시한 도면,
도 23은 종래형 애노드 드라이버의 구동 타이밍 차트를 도시한 도면,
도 24는 종래형 애노드 드라이버의 단자기능 일람을 도시한 도면, 및
도 25는 종래형 애노드 드라이버의 시프트 레지스터의 레지스터(R)와 애노드 세그먼트의 접속예를 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명
1: 형광 표시관 2: 표시부
3: 그리드 드라이버 회로 4: 다중 애노드 드라이버 회로
5: 캐소드 구동회로 6: 전원회로
7: 기억부 8: 제어부
11(11A, 11B): 시프트 레지스터 12(12A,12B): 래치회로
13: 출력회로 21: 시프트 레지스터 전환 제어회로
22: 블랭킹 전환 제어회로 23: 드라이버 출력전환 제어회로
24: 구동방식선택 제어회로 25: 스위치
26,27: 전환스위치
청구항 1에 기재된 다중 애노드 드라이버 회로는 표면에 형광체가 피착되고매트릭스 형상으로 배치된 복수의 도트로 이루어진 애노드와, 상기 애노드의 2열의 애노드마다 대향하여 설치된 그리드와, 상기 그리드에 대향하여 설치된 캐소드를 구비한 형광 표시관에 사용되고, 상기 그리드의 인접하는 2개의 그리드가 상기 애노드의 행방향으로 차례로 스캔되는 것에 동기하여 소정의 애노드에 애노드 데이터를 입력하는 다중 애노드 드라이버 회로에 있어서,
상기 그리드 스캔시의 그리드 타이밍의 기수번과 우수번에 할당된 2계통의 시프트 레지스트,
상기 2계통의 시프트 레지스터의 개개의 레지스터에 접속되고 상기 레지스터의 애노드 데이터를 유지하는 래치회로, 및
상기 2계통의 시프트 레지스터에 입력되는 애노드 데이터가 기억된 기억부를 구비하고,
상기 2계통의 시프트 레지스터의 상기 래치회로에 입력되는 블랭킹을 번갈아 해제하면서 상기 그리드 타이밍의 기수번과 우수번을 선택하여 상기 기억부로부터의 애노드 데이터를 전송하는 것을 특징으로 한다.
청구항 2에 기재된 다중 애노드 드라이버 회로는 청구항 1의 다중 애노드 드라이버 회로에 있어서,
단순 애노드 매트릭스 방식, 2중 애노드 매트릭스 방식, 4중 애노드 매트릭스 방식, 8중 애노드 매트릭스 방식 중 어느 구동방식이 선택 설정되었을 때 상기 선택 설정된 구동방식에 맞추어 상기 2계통의 시프트 레지스터를 전환 접속하고, 상기 애노드의 배선상태에 맞춘 드라이버 출력으로 전환하여 애노드 데이터를 전송하는 것을 특징으로 한다.
청구항 3에 기재된 다중 애노드 드라이버 회로를 사용한 형광 표시관은 표면에 형광체가 피착되고 매트릭스 형상으로 배치된 복수의 도트로 이루어진 애노드, 상기 애노드의 2열의 애노드마다 대향하여 설치된 그리드, 및 상기 그리드에 대향하여 설치된 캐소드를 구비하고, 상기 그리드의 인접하는 2개의 그리드가 상기 애노드의 행방향으로 차례로 스캔되는 것에 동기하여 소정의 애노드에 애노드 데이터를 입력하는 다중 애노드 드라이버 회로를 사용한 형광 표시관에서,
상기 다중 애노드 드라이버 회로는 상기 그리드 스캔시의 그리드 타이밍의 기수번과 우수번에 할당된 2계통의 시프트 레지스터,
상기 2계통의 시프트 레지스터의 개개의 레지스터에 접속되고 상기 레지스터의 애노드 데이터를 유지하는 래치회로, 및
상기 2계통의 시프트 레지스터에 입력되는 애노드 데이터가 기억된 기억부를 구비하고,
상기 2계통의 시프트 레지스터의 상기 래치회로에 입력되는 블랭킹을 번갈아 해제하면서 상기 그리드 타이밍의 기수번과 우수번을 선택하여 상기 기억부로부터의 애노드 데이터를 전송하는 것을 특징으로 한다.
청구항 4에 기재된 다중 애노드 드라이버 회로를 사용한 형광 표시관은 청구항 3의 다중 애노드 드라이버 회로를 사용한 형광 표시관에서,
상기 다중 애노드 드라이버 회로는 단순 애노드 매트릭스 방식, 2중 애노드 매트릭스 방식, 4중 애노드 매트릭스 방식, 8중 애노드 매트릭스 방식 중 어느 것의 구동방식이 선택 설정되었을 때, 상기 선택 설정된 구동방식에 맞추어 상기 2계통의 시프트 레지스터를 전환 접속하고, 상기 애노드의 배선상태에 맞춘 드라이버 출력으로 전환하여 애노드 데이터를 전송하는 것을 특징으로 한다.
이하에 설명하는 본 발명의 다중 애노드 드라이버 회로는 애노드 매트릭스 방식의 형광 표시관에 채용되는 것이고, 시프트 레지스터를 그리드 타이밍의 기수번 전용과 우수번 전용의 2계통으로 할당하여 듀얼 구성으로 하는 것을 기본 구성으로 하고 있다.
또한, 본 발명이 다중 애노드 드라이버 회로에서는 단순 애노드 매트릭스 방식을 포함하는 다중 애노드 매트릭스 방식(2중, 4중, 8중 애노드 매트릭스 방식)의 선택을 가능하게 하기 위해, 드라이버 출력의 나열 변환을 로직 스위치의 전환에 의해 실시하고 있다. 이에 의해, 각종 구동방식(단순, 2중, 4중, 8중 애노드 매트릭스 방식)의 애노드 배선의 나열에 맞는 출력이 얻어지게 이루어져 있다.
우선, 본 발명의 다중 애노드 드라이버 회로를 설명하는 데에 있어서, 다중 애노드 드라이버 회로가 탑재되는 애노드 매트릭스 방식의 형광 표시관의 개략 구성에 대해서 도 1을 참조하면서 설명한다.
도 1에 도시한 바와 같이 칩온글래스(COG) 형광 표시관(1)은 표시부(2), 그리드 드라이버 회로(3), 본 발명의 주요구성요건인 다중 애노드 드라이버 회로(4), 캐소드 구동회로(5), 전원회로(6), 기억부(7), 제어부(8)를 구비하여 개략 구성된다.
표시부(2)는 애노드와 그리드와 캐소드의 3극관 구조로 이루어지고 소정의표시 패턴을 구성하고 있다. 그리드 드라이버 회로(3)는 제어부(8)로부터 입력되는 클럭(CLKG), 시리얼인풋(SIG), 래치(LATG), 블랭킹(BKG)에 기초하여 그리드를 스캔 구동하고 있다. 즉, 상기 그리드 드라이버 회로(3)에서는 상술한 바와 같이 도 18의 타이밍 차트 및 도 19의 타이밍 데이터에 도시한 바와 같이 항상 2매의 그리드를 온시키면서 1매씩 이동하는 타이밍(그리드 타이밍(T))으로 그리드를 스캔시키고 있다.
더 설명하면 시리얼인풋(SIG)에 H데이터가 2펄스 입력되면, 예를 들어 그리드(1G, 2G)로의 출력에 대응하는 시프트 레지스터의 데이터가 H가 된다. 상기 데이터를 애노드 데이터의 타이밍에 맞추어 래치(LATG), 블랭킹(BKG)을 경유하여 그리드(1G, 2G)에 출력한다. 다음에, 시리얼 인풋(SIG)에 L데이터가 1펄스 입력되고, 예를 들어 그리드(2G, 3G)로의 출력에 대응하는 시프트 레지스터의 데이터가 H가 된다. 상기 데이터를 애노드 데이터의 타이밍에 맞추어 래치(LATG), 블랭킹(BKG)을 경유하여 그리드(2G, 3G)에 출력한다. 다음에, 시리얼 인풋(SIG)에 L데이터가 1펄스 입력되고, 예를 들어 그리드(3G, 4G)로의 출력에 대응하는 시프트 레지스터의 데이터가 H가 된다. 상기 데이터를 애노드 데이터의 타이밍에 맞추어 래치(LATG), 블랭킹(BKG)을 경유하여 그리드(3G, 4G)에 출력한다. 이상의 동작을 반복함으로써 각 그리드(G1∼Gn)가 선택 구동된다.
다중 애노드 드라이버 회로(4)는 추후에 설명하지만 제어부(8)로부터 입력되는 클럭(CLKA), 시리얼 인풋(SIA), 래치(LATA), 블랭킹(BKA)에 기초하여 애노드 데이터의 전송을 실시하고 있다.
도시하지 않은 캐소드는 필라멘트 형상 음극으로 구성되고, 캐소드 구동회로(5)의 가열구동에 의해 표면으로부터 열전자를 방출하고 있다. 전원회로(6)는 각부에 필요로 되는 구동전원을 공급하고 있다. 기억부(표시 RAM)(7)에는 표시부(2)에 희망의 표시를 실시하기 위한 기초가 되는 표시 데이터(애노드 데이터)가 기억되어 있다. 제어부(CPU)(8)는 그리드 드라이버 회로(3) 및 다중 애노드 드라이버 회로(4)의 구동을 통괄 제어하고 있다.
또한, 도 1에서 그리드 드라이버 회로(3) 및 다중 애노드 드라이버 회로(4)에는 제어부(8)로부터 각각에 클럭(CLK), 시리얼 인풋(SI), 래치(LAT), 블랭킹(BK)이 입력되어 있지만, 양자를 구별하기 위해 그리드에 관한 신호의 말미에 G를 붙이고, 애노드에 관한 신호의 말미에는 A를 붙이고 있다.
형광 표시관(1)은 애노드가 1행 복수개로 복수행, 다시 말하면 1열 복수개로 복수열에 걸쳐, 각각 소정의 거리를 두고 매트릭스 형상으로 설치되어 있다. 애노드는 표면에는 형광체가 피착되어 도트형상으로 형성되고 캐소드로부터 방출되는 열전자의 충돌에 의해 발광하는 표시 도트를 구성하고 있다. 또한, 구동방식이 4중 애노드 매트릭스 방식의 형광 표시관의 경우, 도 17에 도시한 애노드의 배선접속구성이 채용된다.
다음에, 본 발명에 관한 다중 애노드 드라이버 회로의 제 1 실시형태에 대해서 설명한다. 도 2는 본 발명에 관한 다중 애노드 드라이버 회로의 제 1 실시형태를 도시한 회로 구성도, 도 3은 도 2의 회로구성에 의한 구동 타이밍 차트이다.
이하, 구동방식이 도 17에 도시한 4중 애노드 매트릭스 방식의 형광 표시관에 채용되는 다중 애노드 드라이버 회로를 예로 들어 설명한다.
도 2에 도시한 바와 같이 제 1 실시형태의 다중 애노드 드라이버 회로(4)는 2계통의 시프트 레지스터(11)(11A, 11B)를 구비하고 있다. 상기 2계통의 시프트 레지스터(11A, 11B)는 4중 애노드 매트릭스 방식의 형광 표시관에 채용하는 경우, 도 20의 ×표 부분의 레지스터를 생략하고, ○표 부분만 접속되는 것이다. 즉, 2계통의 시프트 레지스터(11A, 11B)는 도 2에 도시한 바와 같이 그리드 타이밍의 기수번(T1, T3, …) 전용의 시프트 레지스터(R1, R2, R5, R6, …Rn-3, Rn-2)와, 그리드 타이밍의 우수번(T2, T4, …)전용의 시프트 레지스터(R3, R4, R7, R8, …Rn-1, Rn)로 이루어진다.
2계통의 시프트 레지스터(11A, 11B)의 각 레지스터(R1∼Rn)에는 제어부(8)로부터 클럭(CLK), 시리얼 인풋(SI)이 입력되어 있다. 상기 2계통의 시프트 레지스터(11A, 11B)는 도 2에 도시한 바와 같이 그리드 타이밍의 기수번과 우수번의 시리얼 인풋(SI)이 공통으로 되어 있다. 이에 의해, 2계통의 시프트 레지스터(11A, 11B)에는 기억부(7)로부터 항상 동일한 애노드 데이터가 전송된다.
또한, 2계통의 시프트 레지스터(11A, 11B)의 각 레지스터(R1∼Rn)에 래치회로(12)(L1∼Ln)가 접속되고, 각 래치회로(L1∼Ln)에 출력회로(13)(Q1∼Qn)가 접속되어 있다. 그리고, 기수번 전용 시프트 레지스터(11A)에 접속되는 래치회로(12A)(L1, L2, L5, L6, …Ln-3, Ln-2)에는 제어부(8)로부터 래치(LAT) 및 블랭킹(BK1)이 입력된다. 또한, 우수번 전용 시프트 레지스터(11B)에 접속되는 래치회로(12B)(L3, L4, L7, L8, …Ln-1, Ln)에는 제어부(8)로부터 래치 LAT 및 블랭킹(BK2)이 입력된다. 즉, 다중 애노드 드라이버 회로(4)의 드라이버 출력을 선택하는 블랭킹 단자는 그리드 타이밍의 기수번과 우수번에 대응하여 출력된다. 이 때문에, 드라이버 출력의 선택이 가능해진다.
예를 들어, 기수번의 그리드 타이밍의 애노드 데이터가 기억부(7)로부터 전송되면, 상기 애노드 데이터를 기수번 시프트 레지스터(11A)에 래치한다. 그 후, 기수번 시프트 레지스터(11A)의 블랭킹(BK1)을 해제하면 기수번의 그리드 타이밍의 애노드 데이터가 출력된다. 또한, 이 때 도 3에 도시한 바와 같이 우수번 시프트 레지스터(11B)의 블랭킹(BK2)은 블랭킹을 걸어 둘 필요가 있다.
이와 같이, 제 1 실시형태의 다중 애노드 드라이버 회로(4)에서는 시프트 레지스터(11)를 그리드 타이밍의 기수번과 우수번의 2계통으로 나누고, 상기 2계통의 시프트 레지스터(11A, 11B)에 입력되는 블랭킹(BK1, BK2)을 번갈아 해제하면서 그 그리드 타이밍의 기수번과 우수번을 선택하여 애노드 데이터를 전송하고 있다.
따라서, 본 예의 다중 애노드 드라이버 회로(4)에 의한 레지스터 구성에 의하면 종래형의 애노드 드라이버 회로와 비교하면, 레지스터수가 동수가 되지만 시프트 레지스터 1개 당의 레지스터수를 반으로 끝낼 수 있다. 이에 의해, 그리드 타이밍을 일정하게 하면 그리드 타이밍 당의 전송 bit수가 반이 되고, 종래의 전송속도의 반으로 충분하다. 또한, 범용부품을 사용할 수 있고 부품선택의 폭이 넓다는 효과가 있다.
또한, 기억부(7)에 기억시켜 두는 애노드 데이터가 반으로 감소되므로, 기억부(7)에서의 표시 데이터의 기억용량을 작게 할 수 있고, 비용 등에서 RAM의 용량이 제한되어도 용량이 작은 것을 사용할 수 있다. 또한, 기억부(7)의 용량을 종래형의 애노드 드라이버 회로와 동일하게 한 경우에는 애노드 데이터에서 남은 용량분을 예를 들어 계조표시에 사용할 수 있는 용량으로 하거나 다른 용도에 사용하는 데이터 영역으로서 사용할 수 있다.
다음에, 본 발명에 관한 다중 애노드 드라이버 회로의 제 2 실시형태에 대해서 설명한다. 도 4a∼도 4c는 종래에서의 형광 표시관의 각 애노드 매트릭스 방식과 드라이버 출력의 접속관계를 도시한 도면, 도 5는 본 발명에 관한 다중 애노드 드라이버 회로의 제 2 실시형태를 도시한 회로 구성도, 도 6은 드라이버 출력의 접속전환회로의 일례를 도시한 도면, 도 7a, 도 7b는 형광 표시관의 단순 애노드 매트릭스 방식 및 2중 애노드 매트릭스 방식에서의 시프트 레지스터의 구성예를 도시한 도면, 도 8a, 도 8b는 형광 표시관의 4중 애노드 매트릭스 방식 및 8중 애노드 매트릭스 방식에서의 시프트 레지스터의 구성예를 도시한 도면, 도 9는 애노드 매트릭스 방식에 의한 각 시리얼 인풋과 레지스터의 접속에를 도시한 도면, 도 10은 각 시리얼 인풋과 레지스터의 접속코드일람을 도시한 도면, 도 11은 한쪽의 시리얼 인풋과 레지스터의 접속코드일람을 도시한 도면, 도 12는 애노드 매트릭스 방식에 의한 각 블랭킹 단자를 드라이버 출력단의 접속예를 도시한 도면, 도 13은 각 블랭킹 단자와 드라이버 출력단의 접속코드일람을 도시한 도면, 도 14는 한쪽의 블랭킹 단자와 드라이버 출력단의 접속코드일람을 도시한 도면이다.
상술한 제 1 실시형태의 구성에 의해 도 20의 ×표 부분의 레지스터(표시에 직접 관여하지 않는 부분의 레지스터)가 생략되고, 기억부(표시 RAM)(7)의 bit수와표시부(2)의 도트수가 일치하게 된다. 이것은 4중 애노드 매트릭스 방식이 단순 애노드 매트릭스 방식으로 변환된 결과가 된다.
그러나, 4중 애노드 매트릭스 방식의 형광 표시관의 경우, 애노드 배선의 나열이 변칙적이고, 그 나열에 맞추어 애노드 데이터를 전송하지 않으면 안된다. 이것은 시각적으로 알기 어렵고 사용편리도 나쁘다.
그래서, 제 2 실시형태의 다중 애노드 드라이버 회로(4)에서는 4중 애노드 매트릭스 방식이 단순 애노드 매트릭스 방식과 등가적이 되었으므로, 드라이버 출력쪽을 표시부(2)의 애노드 배선의 나열에 맞추어 접속하고 있다. 이에 의해 4중 애노드 매트릭스 방식과 단순 애노드 매트릭스 방식을 완전하게 등가로 하고 있다.
그런데, 종래형의 애노드 드라이버 회로를 사용한 경우, 도 4a, 도 4b에 도시한 바와 같이 단순 애노드 매트릭스 방식과 2중 애노드 매트릭스 방식에서는 애노드 배선이 드라이버 출력과 대응하는 배선 구조가 되어 있다. 즉, 드라이버 출력의 순으로 애노드 세그먼트가 배열되어 있다.
이에 대해, 4중 애노드 매트릭스 방식에서는 도 4c에 도시한 바와 같이 애노드 배선이 드라이버 출력과 대응하지 않는 배선구조로 되어 있다. 즉, 드라이버 출력 순으로 애노드 세그먼트가 배열되어 있지 않다. 따라서, 종래형의 애노드 드라이버 회로에서는 사용 가능한 구동방식이 한정된다는 문제가 있었다.
그래서, 본 예의 다중 애노드 드라이버 회로(4)에서는 하나의 구동방식 전용이 되지 않도록 구동방식에 맞추어 드라이버 출력을 전환 제어하고 있다. 이하, 그 구체적인 구성에 대해서 설명한다.
도 5에 도시한 바와 같이 제 2 실시형태의 다중 애노드 드라이버 회로(4)는 시프트 레지스터(11), 래치회로(12), 출력회로(13), 시프트 레지스터 전환 제어회로(21), 블랭킹 전환 제어회로(22), 드라이버 출력 전환 제어회로(23), 구동방식 선택 제어회로(24)를 구비하여 구성된다. 또한, 제 1 실시형태와 동일한 구성요소에는 동일한 부호를 붙여 설명하고 있다.
상기 다중 애노드 드라이버 회로(4)에서는 구동방식(단순, 2중, 4중, 8중 애노드 매트릭스 방식)의 애노드 배선에 맞추어 적절한 드라이버 출력이 얻어지도록 이루어져 있다.
상술한 제 1 실시형태의 구성에 의해 형광 표시관의 각 애노드 매트릭스 방식과 드라이버 출력의 접속이 단순화된다. 이 때문에, 본 예의 다중 애노드 드라이버 회로(4)에서는 래치회로(12)와 출력회로(13) 사이에 스위치(25)(SW-Q1∼SW-Qn)을 설치하고 있다. 그리고, 각 스위치(25)(SW-Q1∼SW-Qn)를 드라이버 출력 전환 제어회로(23)에 의해 전환 제어하고, 구동방식의 애노드 배선에 맞춘 드라이버 출력을 출력회로(13)로부터 얻고 있다. 이에 의해, 사용되는 구동방식에 따라서 드라이버 출력의 선택이 가능해진다.
예를 들어, 단순 애노드 매트릭스 방식과 4중 애노드 매트릭스 방식을 스위치(25)(SW-Q1, SW-Q2, …)에 의해 전환하는 회로예를 도 6에 도시한다. 도 6에서 스위치(25)(SW-Q1, SW-Q2, …)의 접점이 단자(25a)측으로 전환되면, 2중 애노드 매트릭스 방식이 선택된다. 이것에 대해서, 스위치(25)(SW-Q1, SW-Q2, …)의 접점이 단자(25b)측으로 전환되면, 4중 애노드 매트릭스 방식이 선택된다. 도 6의 예에서는 4중 애노드 매트릭스 방식의 애노드 배선에 맞춘 드라이버 출력이 얻어지도록 스위치(25)가 전환된 상태가 되어 있다.
또한, 단순 애노드 매트릭스 방식과 2중 애노드 매트릭스 방식의 접속은 도 4a, 도 4b로부터도 밝혀진 바와 같이 동일하므로, 도 6에 도시한 회로예는 2중 애노드 매트릭스 방식도 겸용하고 있다. 또한, 스위치(25)(SW-Q1, SW-Q2, …)는 드라이버 출력 전환 제어회로(23)에 의해 모두 동기하여 작동하는 것이다.
시프트 레지스터(11)는 상술한 드라이버 출력의 전환과 동일하게 그 구성이 구동방식에 따라 다르다. 도 7a, 도 7b 및 도 8a, 도 8b에 그 구성도를 도시한다. 도 2에서도 설명했지만 4중 애노드 매트릭스 방식은 도 8a에 도시한 바와 같이 그리드 타이밍의 기수와 우수번으로 시프트 레지스터(11(11A, 11B))를 2단씩 나누어 접속한다. 2중 애노드 매트릭스 방식의 경우는 도 7b에 도시한 바와 같이 시프트 레지스터(11(11A, 11B))를 1단씩 나누어 접속한다. 또한, 8중 애노드 매트릭스 방식의 경우에는 도 8b에 도시한 바와 같이 시프트 레지스터(11A, 11B)를 4단씩 나누어 접속한다. 또한, 도 8b에서 8중 애노드 매트릭스 방식의 경우, 애노드 세그먼트에 대한 열 방향의 애노드 접속순으로 명확한 설계규칙이 없으므로 모두 x로 표기하고 있다.
그러나, 단순 애노드 매트릭스 방식의 경우에는 그리드 타이밍의 기수번과 우수번에 의한 시프트 레지스터의 분할이 필요하지 않다. 이 때문에, 도 7a에 도시한 바와 같이 시프트 레지스터(11)가 1계통만의 싱글 구성이 된다. 그리고, 상술한 각 구동방식의 시프트 레지스터(11(11A, 11B))의 접속구성은 드라이버 출력의접속전환과 동일하게 시프트 레지스터 전환 제어회로(21)에 의해 모든 전환 스위치(26)를 동기시켜 전환 제어된다.
도 9는 시프트 레지스터(11)의 접속 구성을 전환하는 회로구성의 일례를 도시하고 있다. 도 9의 예에서는 구동방식에 따른 동일한 애노드 데이터가 입력되는 시리얼 인풋(S1)을 그리드 타이밍의 기수번(SIa)과 우수번용(SIb)으로 나누고, 시프트 레지스터(11)의 각 레지스터(R1, R2, …)의 전후에 전환 스위치(26)(SW1, SW2, SW3, …)을 설치하고 있다. 또한, 도 9의 회로예에서는 단순 애노드 매트릭스 방식(M1), 2중 애노드 매트릭스 방식(M2), 4중 애노드 매트릭스 방식(M4) 및 8중 애노드 매트릭스 방식(M8) 중 어느 것이 스위칭에 의해 선택 가능해진다. 또한, 시리얼 클럭(CLK), 래치(LAT)는 시프트 레지스터(11)의 모든 레지스터(R1, R2, …)로 공통으로 공급된다.
여기에서, 시프트 레지스터(11)의 각 레지스터(R1∼Rn)와, 그리드 타이밍의 기수번의 시리얼 인풋(SIa)과 우수번용의 시리얼 인풋(SIb)의 접속을 일람표로 나타내면 도 10과 같이 된다. 그리고, 이것을 시리얼 인풋(SIa)에만 주목하면 도 11과 같이 된다. 또한, 도 10 및 도 11에서 ○표는 접속, ×표는 비접속을 의미하고 있다.
그리고, 도 9의 구성에서 단순 애노드 매트릭스 방식이 선택된 경우에는 각 전환 스위치(26(SW1, SW2, SW3, …))가 M1측으로 전환되고, 각 전환 스위치(26)를 통하여 모든 레지스터(R1, R2, R3, …)가 접속된다. 이에 의해, 시프트 레지스터(11)는 도 7a에 도시한 바와 같이 1단만의 구성이 된다.
2중 애노드 매트릭스 방식이 선택된 경우에는 각 전환 스위치(26)(SW1, SW2, SW3, …)가 M2측으로 전환되고, 기수번의 전환 스위치(26)(SW1, SW3, SW5, …)를 통하여 기수번의 각 레지스터(R1, R3, R5, …)가 접속된다. 또한, 우수번의 전환 스위치(26)(SW2, SW4, SW6, …)를 통하여 우수번의 각 레지스터(R2, R4, R6, …)가 접속된다. 이에 의해, 시프트 레지스터(11)는 도 7b에 도시한 바와 같이 레지스터(R1)부터 하나 걸러 그리드 타이밍의 기수번과 우수번의 2계통으로 나누어진 구성이 된다.
4중 애노드 매트릭스 방식이 선택된 경우에는 각 전환 스위치(26)(SW1, SW2, SW3, …)가 M4측으로 전환되고, 전환 스위치(26)(SW1, SW2, SW5, SW6, …)을 통하여 각 레지스터(R1, R2, R5, R6, …)가 접속된다. 또한, 전환 스위치(26)(SW3, SW4, SW7, SW8, …)을 통하여 각 레지스터(R3, R4, R7, R8, …)가 접속된다. 이에 의해, 시프트 레지스터(11)는 도 8a에 도시한 바와 같이 레지스터(R1)부터 2개 걸러 그리드 타이밍의 기수번과 우수번의 2계통으로 나누어진 구성이 된다.
8중 애노드 매트릭스 방식이 선택된 경우에는 각 전환 스위치(26)(SW1, SW2, SW3, …)가 M8측으로 전환되고, 전환 스위치(26)(SW1, SW2, SW3, SW4, …)를 통하여 각 레지스터(R1, R2, R3, R4, …)가 접속된다. 또한, 전환 스위치(26)(SW5, SW6, SW7, SW8, …)을 통하여 각 레지스터(R5, R6, R7, R8, …)가 접속된다. 이에 의해, 시프트 레지스터(11)는 도 8b에 도시한 바와 같이 레지스터(R1)부터 4개 걸러 그리드 타이밍의 기수번과 우수번의 2계통으로 나누어진 구성이 된다.
그런데, 도 11을 보아도 알 수 있는 바와 같이 단순 애노드 매트릭스 방식을제외하고, 시프트레지스터(11)가 듀얼 구성이 되는 다중 애노드 매트릭스(2중, 4중, 8중 애노드 매트릭스)의 경우에는 3bit 바이너리의 단순한 코드가 되고 규칙성이 있다. 즉, 2중 이상의 애노드 매트릭스 방식의 경우, 2계통으로 나누어지는 시프트 레지스터(11)의 각 계통의 레지스터의 단수는 2n-1이 된다(단, n은 1, 2, 3, …). 따라서, 디코더 등을 사용하여 소프트웨어적으로 전환 스위치(26)가 전환제어가능한 것을 시사하고 있다.
또한, 본 예의 다중 애노드 드라이버 회로(4)에서는 구동방식에 의해 시프트 레지스터(11)의 회로구성을 전환하기 위해, 블랭킹을 그리드 타이밍의 기수번과 우수번으로 나누고 있다. 그리고, 구동방식과 함께 접속 구성의 전환을 제어하고 있다. 도 12는 애노드 매트릭스 방식에 의한 각 블랭킹 단자와 드라이버 출력단의 접속예를 도시하고 있다. 여기에서 BK1와 BK2의 접속을 일람표로 나타내면 도 13과 같이 된다. 그리고, 이것을 BK1에만 주목하면 도 14와 같이 된다. 또한, 도 13 및 도 14에서 ○표는 접속, ×표는 비접속을 의미하고 있다.
도 12에서 주목할 점은 도 9에 도시한 시프트 레지스터(11)의 회로구성을 전환하는 스위치 구성과 접속을 위한 코드가 일치하고 있다. 즉, 래치회로(12)(L1, L2, L3, …)에 입력되는 블랭킹(BK1, BK2)은 시프트 레지스터(11)의 회로구성을 전환하는 전환 스위치(26)와 동일한 전환 스위치(27)와 동일한 접속 코드로 블랭킹 전환 제어회로(22)에 의해 전환되어 제어가 가능하다. 차이는 전환 스위치(27)의 수가 반으로 족하다는 것이다.
여기에서, 상술한 시프트 레지스터(11)의 접속 구성을 전환제어하는 시프트 레지스터 전환 제어회로(21), 블랭킹의 접속구성을 전환제어하는 블랭킹 전환제어회로(22), 드라이버 출력을 제어하는 드라이버 출력 전환 제어회로(23)는 구동방식선택 제어회로(24)에 의해 통괄 제어된다. 상기 구동방식 선택 제어회로(24)는 구동방식이 어떤 방식(단순, 2중, 4중, 8중 애노드 매트릭스 방식 중 어느 것)에 의한 것인지를 나타내는 데이터가 설정 입력되는 컨트롤신호 입력단자(Cont단자)를 갖고 있다. 상기 Cont단자에는 구동방식을 도시한 시리얼 데이터로서 코멘드를 전송하여 설정하거나 하드웨어적으로 직접 코드 설정할 수 있다. 상기 Cont단자에 입력되는 데이터에 관해서는 다종다양하고 일반적인 것이며, 본건의 특징이나 목적으로부터 주체적이지 않으므로 그 설명을 생략한다.
그리고, 구동방식 제어회로(24)는 Cont단자로부터 구동방식을 나타내는 데이터가 입력되면, 그 구동방식의 애노드 배선에 맞는 시프트 레지스터(11)의 접속구성, 출력회로(13)의 드라이버 출력, 래치회로(12)에 입력되는 블랭킹(BK)의 접속구성이 되도록, 시프트 레지스터 전환 제어회로(21), 블랭킹 전환 제어회로(22), 드라이버 출력전환 제어회로(23)를 통괄제어하고 있다.
이와 같이, 본 예의 다중 애노드 드라이버 회로(4)에서는 구동 매트릭스 상에서 당해 세그먼트가 없는 ×표 부분의 데이터 전송을 삭감하고 있다. 이 때문에, 2계통의 시프트 레지스터(11(11A, 11B))를 구비한 듀얼 구성으로 하고, 상기 2계통의 시프트 레지스터(11A, 11B)를 그리드 타이밍의 기수번과 우수번 전용으로 할당된다. 이에 의해, 종래형의 애노드 드라이버 회로에 비해, 미리 표시 데이터가 기억되는 표시 RAM의 용량을 반으로 하여 구동할 수 있다. 또한, 그리드 타이밍 당의 애노드 데이터 전송 bit수가 종래형의 애노드 드라이버 회로의 반이 되고, 전송속도를 반으로 하여 속도향상을 도모할 수 있고 하드웨어의 소형화가 가능해진다.
또한, 종래 형광 표시관의 애노드 배선의 순서에 맞추어 드라이버 출력의 나열을 변화시키면 범용성이 결여된 전용 드라이버가 되고 있었지만, 본 예의 다중 애노드 드라이버 회로(4)에서는 선택되는 구동방식의 애노드 배선의 순서에 맞추어 드라이버 출력의 나열변환을 로직 스위치(스위치(25, 26, 27))로 전환하고 있다. 이에 의해 단순 및 다중(예를 들어 2중, 4중, 8중)의 애노드 매트릭스 방식의 애노드 배선의 순서에 맞는 드라이버 출력을 얻을 수 있고, 단순 및 다중 매트릭스 방식의 드라이버의 공통화를 도모할 수 있다. 또한, 드라이버 출력을 애노드 배선의 순서로 접속하는 것만으로 족하고 특별한 데이터 변환이 불필요하고 애노드에 대하여 직접적인 데이터 전송이 가능하며, 사용편리를 향상시킬 수 있다.
또한, 본 발명의 실시형태로서 COG 형광 표시관의 예를 나타냈지만 본 발명은 드라이버 회로를 형광 표시관내에 설치하는 CIG 형광 표시관 및 일반 형광 표시관의 구동회로에 적용하는 것도 가능하다.
본 발명에 의하면 종래형의 애노드 드라이버 회로와 비교하면 레지스터수가 동수가 되지만, 시프트 레지스터 1개 당의 레지스터수를 반에 그치게 할 수 있다. 따라서, 그리드 타이밍을 일정하게 하면 그리드 타이밍 당의 전송 bit수가 반이 되고 전송속도를 종래의 반으로 할 수 있다. 또한, 범용부품을 사용할 수 있고 부품선택의 폭이 넓다는 효과가 있다.
또한, 미리 기억해 두는 애노드 데이터가 반으로 감소되므로 표시 데이터의 기억용량을 작게 할 수 있고, 비용 등에서 RAM의 용량이 제한되어도 용량이 작은 것을 사용할 수 있다. 또한, 표시 데이터의 기억용량을 종래형의 애노드 드라이버 회로와 동일하게 한 경우에는 용량이 감소한 만큼 예를 들어 계조표시에 사용할 수 있는 용량으로 하거나 다른 용도에 사용하는 데이터 영역으로서 사용할 수 있다.
또한, 단순 및 다중 매트릭스 방식의 드라이버의 공통화를 도모할 수 있고 전송속도의 향상이 도모되고 하드웨어의 소형화가 가능해진다.

Claims (4)

  1. 표면에 형광체가 피착되고 매트릭스 형상으로 배치된 복수의 도트로 이루어진 애노드와, 상기 애노드의 2열의 애노드마다 대향하여 설치된 그리드와, 상기 그리드에 대향하여 설치된 캐소드를 구비한 형광 표시관에 사용되고, 상기 그리드의 인접하는 2개의 그리드가 상기 애노드의 행 방향으로 차례로 스캔되는 것에 동기하여 소정의 애노드에 애노드 데이터를 입력하는 다중 애노드 드라이버 회로에 있어서,
    상기 그리드의 스캔시의 그리드 타이밍의 기수번과 우수번에 할당된 2계통의 시프트 레지스터,
    상기 2계통의 시프트 레지스터의 개개의 레지스터에 접속되고, 상기 레지스터의 애노드 데이터를 유지하는 래치회로, 및
    상기 2계통의 시프트 레지스터에 입력되는 애노드 데이터가 기억된 기억부를 구비하고,
    상기 2계통의 시프트 레지스터의 상기 래치회로에 입력되는 블랭킹을 번갈아 해제하면서 상기 그리드 타이밍의 기수번과 우수번을 선택하여 상기 기억부로부터의 애노드 데이터를 전송하는 것을 특징으로 하는 다중 애노드 드라이버 회로.
  2. 제 1 항에 있어서,
    단순 애노드 매트릭스 방식, 2중 애노드 매트릭스 방식, 4중 애노드 매트릭스 방식, 8중 애노드 매트릭스 방식 중 어느 구동방식이 선택 설정되었을 때, 상기 선택 설정된 구동방식에 맞추어 상기 2계통의 시프트 레지스터를 전환 접속하고, 상기 애노드의 배선상태에 맞춘 드라이버 출력으로 전환하여 애노드 데이터를 전송하는 것을 특징으로 하는 다중 애노드 드라이버 회로.
  3. 표면에 형광체가 피착되고 매트릭스 형상으로 설치된 복수의 도트로 이루어진 애노드와, 상기 애노드의 2열의 애노드마다 대향하여 설치된 그리드와, 상기 그리드에 대향하여 설치된 캐소드를 구비하고, 상기 그리드의 인접하는 2개의 그리드가 상기 애노드의 행 방향으로 차례로 스캔되는 것에 동기하여 소정의 애노드에 애노드 데이터를 입력하는 다중 애노드 드라이버 회로를 사용한 형광 표시관에 있어서,
    상기 다중 애노드 드라이버 회로는 상기 그리드의 스캔시의 그리드 타이밍의 기수번과 우수번에 할당된 2계통의 시프트 레지스터,
    상기 2계통의 시프트 레지스터의 개개의 레지스터에 접속되고 상기 레지스터의 애노드 데이터를 유지하는 래치회로, 및
    상기 2계통의 시프트 레지스터에 입력되는 애노드 데이터가 기억된 기억부를 구비하고,
    상기 2계통의 시프트 레지스터의 상기 래치 회로에 입력되는 블랭킹을 번갈아 해제하면서 상기 그리드 타이밍의 기수번과 우수번을 선택하여 상기 기억부로부터의 애노드 데이터를 전송하는 것을 특징으로 하는 다중 애노드 드라이버 회로를사용한 형광 표시관.
  4. 제 3 항에 있어서,
    상기 다중 애노드 드라이버 회로는 단순 애노드 매트릭스 방식, 2중 애노드 매트릭스 방식, 4중 애노드 매트릭스 방식, 8중 애노드 매트릭스 방식 중 어느 구동방식이 선택 설정되었을 때 상기 선택 설정된 구동방식에 맞추어 상기 2계통의 시프트 레지스터를 전환 접속하고, 상기 애노드의 배선상태에 맞춘 드라이버 출력으로 전환하여 애노드 데이터를 전송하는 것을 특징으로 하는 다중 애노드 드라이버 회로를 사용한 형광 표시관.
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