KR20030064996A - 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 29
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 26
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000010453 quartz Substances 0.000 claims abstract description 16
- 239000010408 film Substances 0.000 claims description 46
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 230000003287 optical effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000035484 reaction time Effects 0.000 description 2
- 241000282412 Homo Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
Abstract
게이트의 높이로 인한 평탄화 절연막의 형성공정을 배제할 수 있는 액정표시장치용 박막 트랜지스터 및 그 제조방법이 개시된다. 트렌치를 갖는 석영 기판의 트렌치의 표면에 실리콘 층과 알루미나 층이 형성된다. 알루미나 층 위에 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층이 형성되고, 활성층 표면의 소정 부위에 게이트 산화막을 포함하는 게이트 전극 및 게이트 라인이 형성된다. 게이트 전극 및 게이트 라인을 포함하는 기판의 전면을 덮는 제 1 절연산화막이 형성되고, 제 1 절연산화막에 형성된 제 1 콘택홀을 통하여 드레인 영역과 전기적으로 접촉하는 데이터 라인이 형성된다. 데이터 라인을 포함하는 제 1 절연 산화막의 상부에 실리콘 활성층의 소오스 영역을 노출하는 제 2 콘택홀을 갖는 제 2 절연 산화막이 형성되고, 제 2 콘택홀을 통하여 상기 소오스 영역과 전기적으로 접촉하는 화소전극이 형성된다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 트렌치 구조를 갖는 석영 기판의 트렌치 부분에 박막 트랜지스터가 형성된 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 것이다.
오늘날과 같은 정보화 사회에 있어서 전자 디스플레이 장치(electronic display device)의 역할은 갈수록 중요해지며, 각종 전자 디스플레이 장치가 다양한 산업 분야에 광범위하게 사용되고 있다.
일반적으로 전자 디스플레이 장치란 다양한 정보를 시각을 통해 인간에게 전달하는 장치를 말한다. 즉, 전자 디스플레이 장치란 각종 전가 기기로부터 출력되는 전기적 정보 신호를 인간의 시각으로 인식 가능한 광 정보 신호로 변환하는 전자 장치라고 정의할 수 있으며, 인간과 전자 기기를 연결하는 가교적 역할을 담당하는 장치로 정의될 수도 있다.
이러한 전자 디스플레이 장치에 있어서, 광 정보 신호가 발광 현상에 의해 표시되는 경우에는 발광형 표시(emissive display) 장치로 불려지며, 반사, 산란, 간섭 현상 등에 의해 광 변조를 표시되는 경우에는 수광형 표시(non-emissive display) 장치로 일컬어진다. 능동형 표시 장치라고도 불리는 상기 발광형 표시 장치로는 음극선관(cathode ray tube; CRT), 플라즈마 디스플레이 패널(plasma display panel; PDP), 발광 다이오드(light emitting diode; LED) 및 일렉트로 루미네슨트 디스플레이(electroluminescent display; ELD) 등을 들 수 있다. 또한, 수동형 표시 장치인 상기 수광형 표시 장치에는 액정표시장치(liquid crystal display; LCD), 전기화학 표시장치(electrochemical display; ECD) 및 전기 영동 표시장치(electrophoretic image display; EPID) 등이 해당된다.
텔레비전이나 컴퓨터용 모니터 등과 같은 화상표시장치에 사용되는 음극선관(CRT)은 표시 품질 및 경제성 등의 면에서 가장 높은 점유율을 차지하고 있으나, 무거운 중량, 큰 용적 및 높은 소비 전력 등과 같은 많은 단점을 가지고 있다.
그러나, 반도체 기술의 급속한 진보에 의해 각종 전자 장치의 고체화, 저 전압 및 저 전력화와 함께 전자 기기의 소형 및 경량화에 따라 새로운 환경에 적합한 전자 디스플레이 장치, 즉 얇고 가벼우면서도 낮은 구동 전압 및 낮은 소비 전력의특징을 갖춘 평판 패널(flat panel)형 디스플레이 장치에 대한 요구가 급격히 증대하고 있다.
현재 개발된 여러 가지 평판 디스플레이 장치 중에서 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있을 뿐만 아니라, 음극선관에 가까운 화상 표시가 가능하기 때문에 다양한 전자 장치에 광범위하게 사용되고 있다.
액정표시장치는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 상기 전극에 전압을 인가하여 상기 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절하여 디스플레이 장치이다.
액정표시장치 중에서도 현재 주로 사용되는 것은 두 장의 기판에 각각 전극이 형성되어 있고 각 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 구비하는 장치이며, 상기 박막 트랜지스터는 두 장의 기판 중 하나에 형성되는 것이 일반적이다.
이러한 액정표시장치의 기판재료로는 유리기판이 주로 사용된다. 그런데, 유리기판은 박막 트랜지스터와 주변 구동회로를 형성하기 위한 열적 공정동안 변형되기 쉬운 단점을 갖기 때문에, 대체 재료로서 석영기판이 제안되었으며, 석영기판은 구동회로들을 모두 기판 상에 형성할 수 있다는 장점 때문에 그들의 빈번한 사용이 기대된다.
이러한 기판을 이용하여 박막 트랜지스터를 형성하는 경우, 게이트 전극 자체의 높이로 인하여 단차가 발생되고, 이러한 단차는 배선들의 오픈이나 쇼트와 같은 배선불량을 야기하는 원인으로 작용한다.
이러한 불량을 제거하기 위하여 평탄화 공정이 수행되는데, 이 평탄화 공정은 제조공정을 복잡하게 하는 단점을 갖는다.
한편, 액정표시소자에 입사하는 빛의 영향으로 인한 광학 전류(Optical current)의 발생을 방지하기 위하여 블랙 마스크(Black mask: BM, 또는 블랙 매트릭스로 불리어짐)가 박막 트랜지스터 기판에 대향하는 컬러필터 기판에 형성된다. 이러한 블랙 마스크는 막의 증착과 패터닝 공정을 필요로 한다.
이처럼, 구성요소의 수가 늘수록 공정수가 늘어나고, 이는 결과적으로 공정 비용과 공정 오류의 확률을 증가시켜 제조 원가를 높이는 원인으로 작용한다. 그러므로, 구성요소의 수를 줄여서 공정수를 줄일 수 있는 기술 개발이 절실히 요구되고 있다.
따라서, 본 발명은 상기한 문제점을 감안하여 안출된 것으로서, 본 발명의 한 가지 목적은 별도의 블랙 마스크 형성공정을 생략하여 공정수를 줄이기 위한 것이다.
본 발명의 다른 목적은 박막 트랜지스터의 게이트 전극의 높이로 인한 별도의 평탄화막의 형성 공정을 생략하여 공정수를 줄이기 위한 것이다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 19는 도 1 내지 도 12에서 도시된 단면도에 대응하는 평면도들이다.
상기 목적을 달성하기 위하여 본 발명은, 트렌치를 갖는 석영 기판; 상기 기판의 트렌치 표면에 순차적으로 형성된 실리콘 층과 알루미나 층; 상기 알루미나층의 표면 상에 소정 두께로 형성된 활성 실리콘 층; 상기 활성 실리콘 층의 표면 상에 형성되고, 그들 사이에 개재된 게이트 산화막을 포함하는 게이트 전극; 상기 게이트 전극의 표면에 형성된 제 1 절연층; 상기 게이트 전극의 상부의 상기 제 1 절연층 위에 형성되어, 상기 제 1 절연층에 형성된 제 1 콘택홀을 통하여 상기 게이트 전극의 일측에 형성된 상기 활성 실리콘 층의 소오스 영역과 전기적으로 콘택되는 데이터 라인; 상기 데이터 라인을 포함하는 결과적인 기판의 상부에 형성된 제 2 절연층: 상기 제 2 절연층에 형성된 제 2 콘택홀을 통하여 상기 게이트 전극의 타측에 형성된 상기 활성 실리콘 층의 드레인 영역과 전기적으로 콘택되는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터를 제공한다.
상기 게이트 전극은 상기 기판의 트렌치에 형성되므로, 별도의 평탄화층을 형성공정을 배제한다.
또한, 상기 트렌치에 형성된 실리콘 층은 부분적으로 블랙 마스크의 역할을 하고, 데이터 라인도 블랙 마스크의 역할을 하므로, 별도의 블랙 마스크의 형성공정을 배제한다.
본 발명의 다른 측면에 따르면, 액정표시장치용 박막 트랜지스터를 제조하기 위한 방법이 제공된다. 이 방법은, 트렌치를 갖는 석영 기판을 제공하는 단계; 상기 트렌치를 포함하는 기판의 전면에 알루미늄 층을 소정 두께로 형성하는 단계; 상기 알루미늄 층과 상기 기판을 반응시켜, 상기 트렌치의 표면에 실리콘 층과 알루미나 층을 소정 두께로 형성하는 단계; 상기 알루미나 층 위에 활성 실리콘 층을 소정 두께로 형성하는 단계; 상기 활성 실리콘 층 표면의 소정 부위에 게이트 산화막을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판의 전면을 덮는 제 1 절연산화막을 소정 두께로 형성하는 단계; 상기 게이트전극 일측의 상기 실리콘 활성층의 드레인 영역을 노출하는 제 1 콘택홀을 상기 제 1 절연산화막에 형성하는 단계; 상기 제 1 콘택홀을 통하여 상기 드레인 영역과 전기적으로 접촉하는 데이터 라인을 형성하는 단계; 상기 데이터 라인을 포함하는 상기 제 1 절연 산화막의 상부에 제 2 절연 산화막을 형성하는 단계; 상기 게이트 전극 타측의 상기 실리콘 활성층의 소오스 영역을 노출하는 제 2 콘택홀을 상기 제 2 절연산화막과 그 하부의 상기 제 1 절연산화막에 형성하는 단계; 및 상기 제 2 콘택홀을 통하여 상기 소오스 영역과 전기적으로 접촉하는 화소전극을 상기 제 2 절연 산화막의 상부에 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이고, 도 13 내지 도 19는 도 1 내지 도 12에서 도시된 단면도에 대응하는 평면도들이다.
도 12를 참조하면, 본 발명의 액정표시장치용 박막 트랜지스터 기판은 트렌치를 갖는 석영 기판을 포함한다. 트렌치의 표면에 실리콘 층(106)과 알루미나(Al2O3) 층(108)이 순차적으로 형성되어 있다. 실리콘 층(106)은 입사광에 의한 광학 전류(Optical current)의 발생을 방지하기 위한 블랙 마스크의 역할을부분적으로 수행한다.
알루미나 층(108)의 표면 상에 소스 영역과 드레인 영역 및 채널 영역을 포함하는 활성 실리콘 층(110)이 소정 두께로 형성되어 있다.
게이트 전극(115)이 활성 실리콘 층(110)의 표면 상에 형성되어 있고, 게이트 전극(115)과 활성 실리콘 층(110) 사이에 게이트 산화막(112)이 개재되어 있다.
제 1 절연산화막(117)이 게이트 전극을 포함하는 석영 기판(100)의 표면에 형성되어 있다. 게이트 전극(115) 우측에 활성 실리콘 층의 표면을 노출하는 제 1 콘택홀이 형성되어 있다. 금속재의 데이터 라인(121)이 제 1 콘택홀을 포함하는 게이트 전극(115) 위에 형성되어 제 1 콘택홀에 의하여 노출된 활성 실리콘 층(110)의 소정 영역, 즉 소오스 영역과 전기적으로 접촉한다.
데이터 라인(121)을 포함하는 결과적인 기판의 상부에 제 2 절연산화막(122)이 형성되어 있다.
제 2 절연산화막(122)의 게이트 전극(115)의 다른 일측에는 활성 실리콘 층(118)의 표면을 노출하는 제 2 콘택홀이 형성되어 있다.
인듐 주석 산화물(Indium Tin Oxide:ITO)로 된 투명전극(122)이 제 2 절연산화막 위의 화소영역에 형성되어 있고 이 화소전극은 제 2 콘택홀을 통하여 활성 실리콘 층(118)의 노출된 부분, 즉 드레인 영역과 전기적으로 연결된다.
상기한 구성을 갖는 박막 트랜지스터 기판의 제조방법을 첨부한 도 1 내지 도 19를 참조하여 설명한다.
도 1을 참조하면, 석영(SiO2) 기판(100)에 소정 폭과 소정 깊이를 갖는 트렌치(102)를 형성한다. 트렌치는 기판(100)의 표면에 대하여 편평한 평탄부와 기판의 표면에 대하여 소정 각도로 경사진 경사부를 포함한다.
준비된 기판의 트렌치(102)를 충분히 메울 정도의 두께로 알루미늄 층(104)을 증착한다.
도 2를 참조하면, 기판의 표면이 노출되도록 알루미늄 층을 블랭킷(Blanket) 식각하여 트렌치 내에만 알루미늄 층을 남긴다.
도 3을 참조하면, 트렌치 내에 남겨진 알루미늄 층과 석영 기판(100)이 반응하도록 알루미늄의 용융점인 800?? 이상의 분위기 온도에서 결과적인 기판을 열처리한다.
하기의 반응식에 도시된 것처럼, 석영 기판은 알루미늄과 반응하여 트렌치의 표면에 실리콘 막(106)과 알루미나(Al2O3) 막(108)을 생성한다.
SiO2(s)+4/3Al(s) ??2/3Al2O3(s)+Si(s)(산소 1몰(mole)에 대한)
상기의 반응은 열역학적으로 전 온도범위에서 자발적으로 일어나게 되는데, 이는 석영(SiO2) 보다 알루미나(Al2O3)의 산화물 안정도가 더 높기 때문이다. 즉, 이들 산화물의 반응 엔트로피는 서로 유사하나 알루미나의 반응 엔탈피(??H)가 석영보다 더 낮기 때문에 석영과 알루미늄이 서로 접촉한 계면에서는 상기 반응이 일어나는 것이다.
이들 반응 속도는 시간에 따라 지연되는데, 이는 알루미나 및 실리콘의 반응 생성물 층의 두께가 반응 시간에 따라 점차 증가되므로 산화반응에 주도적인 역할을 하는 산소이온의 확산에 방해가 되기 때문이다. 이들 반응 생성물들 중에서 알루미나 층은 산소의 확산기구가 치환형과 침입형이 모두 가능하나 실리콘 층에서의 산소의 확산은 침입형에 의한 확산 경로만이 가능하므로 석영에서의 산소이온이 확산에 의해 알루미늄과 만나 알루미나를 형성하는데 작용하는 주요한 장벽(Barrier)은 실리콘 층이 될 것이며, 이 층의 두께는 반응시간과 반응온도 및 산소 이온의 확산도가 결정하게 될 것이다.
도 4를 참조하면, 반응하지 않고 남은 알루미늄은 선택적으로 식각된다. 결과적으로, 트렌치의 표면에는 실리콘 막과 알루미나 막이 남게된다. 도 13의 평면도는 트렌치 내에 실리콘 막(106)과 알루미나 막(108)이 형성된 상태를 보여준다. 여기서, 트렌치 내에 형성된 알루미나 막(108)은 박막 트랜지스터 형성을 위한 기판으로 작용한다.
도 5를 참조하면, 트렌치 내의 알루미나 층(108) 위에 활성층으로서 다결정 실리콘 층(110)과 게이트 산화막으로서 실리콘 산화막(SiO2)(112)이 순차적으로 형성된다. 도 14의 평면도에 도시된 것처럼, 활성층(110)은 트렌치가 교차하는 부분에 형성된다. 다음으로, 결과적인 기판의 전면에 게이트 전극용 다결정 실리콘 층(114)이 트렌치를 매립할 정도의 두께로 증착된다.
도 6을 참조하면, 트렌치 내의 소정 부분을 제외한 나머지 부분의 다결정 실리콘 층(114)은 식각에 의하여 제거되고, 그 결과 게이트 전극(115)이 형성된다. 도 15의 평면도에 도시된 것처럼, 게이트 전극은 게이트 라인과 하나의 패턴으로 형성되고, 트렌치의 일측 방향, 즉 도면상에서는 수평 방향을 따라서 형성된다.
도면에 도시되지는 않았지만, 게이트 전극 양측의 실리콘 활성층(110)에 이온주입법이나 도핑법에 의하여 5가나 3가의 불순물 이온을 주입하여 소오스 영역(S)과 드레인 영역(D)을 형성한다. 이온주입법이 적용되는 경우, 게이트 전극은 이온주입 마스크로서 기능한다. 소오스 영역과 드레인 영역의 형성 전이나 형성 후 게이트 전극(115) 하부를 제외한 노출된 게이트 산화막은 제거된다.
선택적으로 상기 활성층은 엘디디(LDD: Lightly Doped Drain) 구조를 가질 수도 있다.
도 7을 참조하면, 결과적인 기판의 전면에 제 1 절연산화막(116)이 형성된다. 제 1 절연산화막(116)으로서 SiO2가 사용되는 경우, 제 1 절연산화막(116)과 게이트 산화막은 동일한 물질이므로, 앞서 언급한 게이트 산화막의 제거공정은 생략가능하다.
도 8을 참조하면, 활성층(110)의 소오스 영역을 노출시키는 제 1 콘택홀(118)이 제 1 절연산화막(117)의 게이트 전극의 우측에 형성된다.
도 9에 도시된 것처럼, 제 1 콘택홀(118)을 포함하는 결과적인 기판의 전면에 데이터 라인의 형성을 위한 금속층(120)이 소정 두께로 증착된다.
그런 다음, 도 10에 도시된 것처럼, 증착된 금속층(120) 중 게이트 전극(115)의 상부와 제 1 콘택홀 부분을 제외한 나머지 부분은 금속층은 포토리소그라피 공정에 의하여 제거되어 데이터 라인(121)이 형성된다. 도 16과 도 17의 평면도에 도시된 것처럼, 데이터 라인(121)은 제 1 콘택홀(118)을 통하여 소오스 영역과 연결되는 부분을 제외하고는 게이트 라인(115)과 직교한다. 데이터 라인(121)은 트렌치 내에 형성된 실리콘 층(106)과 함께 블랙 마스크로서 기능하여, 박막 트랜지스터 소자의 빛에 의한 영향을 감소시킨다.
도 11을 참조하면, 데이터 라인(121)을 포함하는 결과적인 기판의 전면에 제 2 절연산화막(122)이 증착된다.
그런 다음, 도 12에 도시된 것처럼, 활성층(110)의 드레인 영역(D)을 노출하기 위한 제 2 콘택홀(123)이 형성된다. 제 2 콘택홀은 드레인 영역(D)상부의 제 2 절연산화막(122)과 제 1 절연산화막을 포토리소그라피 공정을 이용하여 선택적 식각하는 것에 의하여 형성된다. 도 18의 평면도는 제 2 절연산화막(122)에 제 2 콘택홀(123)이 형성된 상태를 보여준다.
한편, 게이트 라인과 데이터 라인의 형성에 의하여 화소 영역이 정의된다. 정의된 화소영역에 화소전극을 형성하기 위하여, 결과적인 기판의 전면에 인듐주석산화물(Indium Tin Oxide:ITO) 막이 소정 두께로 증착되고, 증착된 ITO 막을 패터닝하여 제 2 콘택홀을 통하여 드레인 영역과 콘택되는 화소전극(124)을 형성한다.
도 19의 평면도는 화소전극(124)의 형성이 완료된 상태의 평면도를 보여준다.
상술한 바와 같이 본 발명에 의하면, 기판 자체에 트렌치를 형성하고 그 트렌치 내에 박막 트랜지스터를 형성하므로써 박막 트랜지스터 소자의 레벨링이 다운된다. 그러므로, 박막 트랜지스터 소자의 형성으로 인하여 발생하는 기판 표면의 불규칙성을 제거하여 박막 트랜지스터 소자의 구동 및 액정의 전계 반응에 대한 측면 전계의 영향들을 효과적으로 배제하며 기판의 평탄화 공정을 생략할 수 있다.
또한, 트렌치 내부의 실리콘 층과 데이터 라인을 블랙 마스크로 이용하므로, 박막 트랜지스터 소자에 칩입하는 빛의 영향 때문에 생기는 광학 전류로 인한 소자 특성 열화를 방지할 수 있다.
아울러, 데이터 라인을 블랙 마스크로 이용하므로, 상판 공정시 블랙 마스크의 형성공정을 생략할 수 있고, 그 결과 공정을 단순화할 수 있다.
상술한 바와 같이, 본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 트렌치를 갖는 석영 기판을 제공하는 단계;상기 트렌치의 표면에 실리콘 층과 알루미나 층을 소정 두께로 형성하는 단계;상기 알루미나 층 위에 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 소정 두께로 형성하는 단계;상기 활성층 표면의 소정 부위에 게이트 산화막을 포함하는 게이트 전극 및 게이트 라인을 형성하는 단계;상기 게이트 전극 및 게이트 라인을 포함하는 기판의 전면을 덮는 제 1 절연산화막을 소정 두께로 형성하는 단계;상기 활성층의 드레인 영역을 노출하는 제 1 콘택홀을 상기 제 1 절연산화막에 형성하는 단계;상기 게이트 전극 상부의 상기 제 1 절연산화막 위에 상기 제 1 콘택홀을 통하여 상기 드레인 영역과 전기적으로 접촉하는 데이터 라인을 형성하는 단계;상기 데이터 라인을 포함하는 상기 제 1 절연 산화막의 상부에 상기 실리콘 활성층의 소오스 영역을 노출하는 제 2 콘택홀을 갖는 제 2 절연 산화막을 형성하는 단계; 및상기 제 2 콘택홀을 통하여 상기 소오스 영역과 전기적으로 접촉하는 화소전극을 상기 제 2 절연 산화막의 상부에 형성하는 단계를 포함하는 액정표시장치용박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 층과 알루미나 층의 형성단계는,상기 트렌치를 포함하는 기판의 전면에 알루미늄 층을 소정 두께로 형성하는 단계;상기 트렌치를 제외한 나머지 부분의 상기 알루미늄 층을 제거하는 단계;상기 트렌치 내의 알루미늄 층과 상기 석영 기판을 소정 온도에서 반응시키는 단계; 및반응하지 않고 남은 알루미늄을 제거하는 단계를 포함하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 알루미늄 층과 상기 석영기판이 반응은 약 800??이상의 온도에서 수행되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막과 상기 제 1 절연산화막은 동일한 재질로 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 층과 상기 데이터 라인은 외부 입사광에 의한 광학 전류의 발생을 방지하기 위한 블랙 마스크로써 기능하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 트렌치는 기판 표면에 대하여 편평한 평탄부와 기판 표면에 대하여 소정의 기울기를 갖는 경사부를 포함하고, 상기 활성 실리콘 층은 트렌치의 평탄부의 소정 부분에 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 활성층의 소오스 및 드레인 영역의 형성단계는,다결정 실리콘을 소정 두께로 알루미나 층의 평탄부 위에 형성하는 단계;상기 결과적인 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트막을 형성하는 단계;상기 게이트막을 패터닝하여 게이트 전극 및 게이트 라인을 형성하는 단계; 및상기 게이트 전극을 이온주입마스크로 이온주입을 실시하여 상기 활성층에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 트렌치를 갖는 석영 기판;상기 기판의 트렌치 표면에 순차적으로 형성된 실리콘 층과 알루미나 층; 상기 알루미나 층의 표면 상에 소정 두께로 형성된 활성 실리콘 층;상기 활성 실리콘 층의 표면 상에 형성되고, 그들 사이에 개재된 게이트 산화막을 포함하는 게이트 전극;상기 게이트 전극의 표면에 형성된 제 1 절연층;상기 게이트 전극의 상부의 상기 제 1 절연층 위에 형성되어, 상기 제 1 절연층에 형성된 제 1 콘택홀을 통하여 상기 게이트 전극의 일측에 형성된 상기 활성 실리콘 층의 소오스 영역과 전기적으로 콘택되는 데이터 라인;상기 데이터 라인을 포함하는 결과적인 기판의 상부에 형성된 제 2 절연층: 상기 제 2 절연층에 형성된 제 2 콘택홀을 통하여 상기 게이트 전극의 타측에 형성된 상기 활성 실리콘 층의 드레인 영역과 전기적으로 콘택되는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 기판.
- 제 8 항에 있어서, 상기 트렌치는 기판 표면에 대하여 편평한 평탄부와 기판 표면에 대하여 소정의 기울기를 갖는 경사부를 포함하고, 상기 활성 실리콘 층은 트렌치의 평탄부의 소정 부분에 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 8 항에 있어서, 상기 활성층과 상기 게이트 전극은 폴리실리콘의 재질을 갖는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 8 항에 있어서, 상기 게이트 산화막과 상기 제 1 절연산화막은 동일한 재질을 갖는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0005112A KR100426688B1 (ko) | 2002-01-29 | 2002-01-29 | 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0005112A KR100426688B1 (ko) | 2002-01-29 | 2002-01-29 | 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030064996A true KR20030064996A (ko) | 2003-08-06 |
| KR100426688B1 KR100426688B1 (ko) | 2004-04-13 |
Family
ID=32219754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0005112A KR100426688B1 (ko) | 2002-01-29 | 2002-01-29 | 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100426688B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001181A (ko) * | 2002-06-27 | 2004-01-07 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 및 그의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334185A (ja) * | 1993-05-18 | 1994-12-02 | Sony Corp | 薄膜半導体装置 |
| KR950015801A (ko) * | 1993-11-09 | 1995-06-17 | 이헌조 | 박막트랜지스터의 구조 |
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| KR100348284B1 (ko) * | 2000-02-24 | 2002-08-09 | 엘지전자 주식회사 | 박막 트랜지스터 및 그의 제조방법 |
-
2002
- 2002-01-29 KR KR10-2002-0005112A patent/KR100426688B1/ko not_active IP Right Cessation
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| KR20040001181A (ko) * | 2002-06-27 | 2004-01-07 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 및 그의 제조방법 |
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|---|---|
| KR100426688B1 (ko) | 2004-04-13 |
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