KR20030064111A - 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 - Google Patents

시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 Download PDF

Info

Publication number
KR20030064111A
KR20030064111A KR1020020004556A KR20020004556A KR20030064111A KR 20030064111 A KR20030064111 A KR 20030064111A KR 1020020004556 A KR1020020004556 A KR 1020020004556A KR 20020004556 A KR20020004556 A KR 20020004556A KR 20030064111 A KR20030064111 A KR 20030064111A
Authority
KR
South Korea
Prior art keywords
digital
signal
output
signals
analog
Prior art date
Application number
KR1020020004556A
Other languages
English (en)
Inventor
조삼구
허일
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020020004556A priority Critical patent/KR20030064111A/ko
Publication of KR20030064111A publication Critical patent/KR20030064111A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0283—Filters characterised by the filter structure
    • H03H17/0286—Combinations of filter structures
    • H03H17/0291—Digital and sampled data filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0444—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/045—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H21/00—Adaptive networks
    • H03H21/0012—Digital adaptive filters

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

집적회로를 제작할 경우에 많은 면적을 차지하는 가산수단과 곱셈수단을 공용으로 사용하여 다채널의 디지털신호를 저역 필터링하는 시간분할 디지털 필터와, 그 시간분할 디지털 필터를 이용하여 복수의 아날로그신호를 복수의 디지털신호로 변환하고 복수의 디지털신호를 복수의 아날로그신호로 변환하는 다채널의 코덱회로를 제공한다.
복수의 스위칭 신호에 따라 선택적으로 동작되고 각각은 클럭신호에 따라 다채널의 입력신호들을 각기 지연시켜 지연 값이 상이한 복수의 신호들을 출력하는 복수의 지연수단과, 상기 복수의 지연수단이 각기 출력하는 복수의 지연신호들에 복수의 상수를 복수의 곱셈기로 각기 곱셈하는 복수의 곱셈수단과, 상기 복수의 곱셈기의 출력신호들을 가산하는 가산수단과, 상기 가산수단의 출력신호를 각 채널에 따라 분리하여 저장하는 저장부로 다채널의 시간분할 디지털 필터가 이루어지고, 코덱회로는 그 시간분할 디지털 필터를 이용하여 디지털신호를 저역 필터링하면서 다채널의 아날로그신호 및 디지털신호를 상호 변환한다.

Description

시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로{Time sharing digital filter and multi-channel codec circuit using the same}
본 발명은 시간 분할을 이용하여 다채널의 디지털신호를 저역 필터링하는 간단한 구성의 시간분할 디지털 필터와, 그 시간분할 디지털 필터를 이용하여 소정의 아날로그신호를 디지털신호로 변환하고 소정의 디지털신호를 아날로그신호로 변환하는 시간분할 디지털 필터를 이용한 다채널 코덱회로에 관한 것으로 특히 VoIP(Voice over Internet Protocol) 전화기에 적용되는 시간분할 디지털 필터 및 이를 이용한 다채널 코덱 회로에 관한 것이다.
일반적으로 VoIP는 IP(Internet Protocol)를 사용하여 음성정보를 전달하는 IP 전화통화 기술로서 공중교환전화망인 PSTN(Public Switched Telephone Network)처럼 회선에 근거한 전통적인 프로토콜들이 아니라 불연속적인 패킷들 내에 디지털신호의 형태로 음성정보를 전송하고 있다. 그리고 VoIP는 원래의 IP 기능에 더하여, 패킷들이 정확한 시간에 도착되도록 하기 위하여 RTP(Real Time Protocol)를 사용하고 있다.
이러한 VoIP와 인터넷 전화기술은 기존의 IP 네트워크를 그대로 활용하여 전화서비스를 통합 구현함으로써 전화 사용자들이 시내전화 요금만으로 인터넷, 인트라넷 환경에서 시외 및 국제전화 서비스를 받을 수 있는 장점이 있다.
도 1은 VoIP 전화기에 적용되는 종래의 1 채널 코덱회로의 구성을 보인 블록도이다. 여기서, 부호 100은 아날로그신호를 디지털신호로 변환하는 제 1 신호변환부이고, 부호 200은 디지털신호를 아날로그신호로 변환하는 제 2 신호변환부이다.
상기 제 1 신호변환부(100)는, 입력되는 아날로그신호의 대역을 제한하는 앤티앨리어싱(anti aliasing) 필터(110)와, 상기 앤티앨리어싱 필터(110)에서 대역이 제한된 아날로그신호를 양자화 노이즈가 고주파 영역으로 노이즈 세이핑(Noise shaping)되는 디지털신호로 변환하는 오버샘플링 시그마 델타 변조기(120)와, 상기 오버샘플링 시그마 델타 변조기(120)가 출력하는 디지털신호의 샘플링 속도를 일정한 비율로 낮추는 데시메이션 필터(130)와, 상기 데시메이션 필터(130)의 출력신호에서 디지털신호를 필터링하여 양자화 노이즈를 감쇄시키는 디지털 필터(140)와, 상기 디지털 필터(140)의 출력신호를 제어신호에 따라 스위칭하여 제 1 출력단자로 출력하거나 또는 제 2 출력단자를 통해 외부로 출력하는 멀티플렉서(150)와, 상기 멀티플렉서(150)가 제 2 출력단자로 출력하는 디지털신호를 μ 로오(μ-law) 또는 A 로오(A-law)의 디지털신호로 압축하여 외부로 출력하는 컴팬더(160)로 구성된다.
상기 제 2 신호 변환부(200)는, 외부에서 입력되는 μ-로오 또는 a-로오로 압축된 디지털신호를 확장하는 익스팬더(expander)(210)와, 상기 익스팬더(210) 또는 외부에서 입력되는 선형 디지털신호를 제어신호에 따라 스위칭하여 선택하는 디멀티플렉서(220)와, 상기 디멀티플렉서(220)가 선택한 디지털신호에서 저역 주파수의 디지털신호를 필터링하는 디지털 필터(230)와, 상기 디지털 필터(230)의 샘플링 속도를 소정 배수로 빠르게 높이는 인터폴레이터(interpolator)(240)와, 상기 인터폴레이터(240)의 출력신호의 양자화 노이즈를 고주파 영역으로 천이하면서 복조하는 오버샘플링 시그마 델타 복조기(250)와, 상기 오버샘플링 시그마 델타 복조기(250)의 출력신호를 고 해상도의 아날로그신호로 변환하는 스무씽(smoothing) 필터(260)와, 상기 스무씽 필터(260)의 출력신호를 입력받아 출력 임피던스가 낮은 부하로 출력하는 버퍼(270)로 구성된다.
도 2는 도 1의 디지털 필터(140)(230)의 구성을 보인 회로도이다. 이에 도시된 바와 같이 직렬 접속되어 디지털신호(XnT)를 순차적으로 지연시키는 복수의 레지스터(300-1, 300-2,···, 300-n-1)와, 상기 디지털신호 XnT와 상기 복수의 레지스터(300-1, 300-2,···, 300-n-1)의 출력신호에 각기 소정의 상수(a0, a1, ···an-1)를 곱하는 복수의 곱셈기(310-1, 310-2, ···, 310-n)와, 상기 복수의 곱셈기(310-1, 310-2, ···, 310-n)의 출력신호들을 가산하여 저역 필터링된 디지털신호 (YnT)를 발생하는 복수의 가산기(320-1, 320-1,···, 320-n-1)로 구성하였다.
이와 같이 구성된 종래의 1 채널 코덱회로는 사용자의 음성신호 등의 아날로그신호가 제 1 신호변환부(100)로 입력되어 앤티앨리어싱 필터(110)에서 대역이 제한된다. 즉, 아날로그신호를 오버샘플링 시그마 델타 변조기(120)가 샘플링하여 디지털신호로 변환할 경우에 샘플링 이미지가 제거될 수 있도록 먼저 대역을 제한해야 되는 것으로서 이를 위하여 앤티앨리어싱 필터(110)가 먼저 입력되는 아날로그신호에서 일정 주파수 대역의 신호는 그대로 통과시키고 고주파 신호는 크기를 감쇄시킨 후 오버샘플링 시그마 델타 변조기(120)로 입력시키게 된다.
상기 앤티앨리어싱 필터(110)가 출력하는 대역 제한된 아날로그신호의 대역은 저주파 통과특성을 나타내는 것으로서 오버샘플링 시그마 델타 변조기(120)는 앤티앨리어싱 필터(110)로부터 대역 제한된 아날로그신호를 입력받고, 그 입력받은 아날로그신호의 양자화 노이즈를 고주파 영역으로 천이하면서 디지털신호로 변환하여 양자화 노이즈가 고주파 영역으로 노이즈 세이핑(shaping)된 디지털신호로 변환한다.
상기 오버샘플링 시그마 델타 변조기(120)에서 출력된 디지털신호는 데시메이션 필터(130)에 입력되어, 상기 오버샘플링 시그마 델타 변조기(120)가 오버샘플링하여 디지털로 변환한 신호의 샘플링 속도를 일정한 비율로 낮추게 되고, 디지털 필터(140)에서 저역 통과 필터링되어 고주파 영역으로 천이된 신호의 양자화 노이즈가 감쇄되고 고 해상도 신호대역의 선형 디지털신호가 검출된다.
즉, 상기 디지털 필터(140)는, 도 2에 도시된 바와 같이 데시메이션 필터(130)로부터 입력받은 디지털신호(XnT)를 직렬로 연결된 복수의 레지스터(300-1, 300-2,···, 300-n-1)에 순차적으로 시프트시켜 지연시키고, 그 복수의 레지스터(300-1, 300-2,···, 300-n-1)에서 각기 지연된 디지털신호는 곱셈기(310-1,310-2, ···, 310-n)에 입력되어 각기 소정의 상수(a0, a1, ···an-1)와 곱셈된다.
상기 복수의 곱셈기(310-1, 310-2, ···, 310-n)의 출력신호들을 복수의 가산기(320-1, 320-1,···, 320-n-1)를 통해 순차적으로 가산되어, 고주파 영역으로 천이된 신호의 양자화 노이즈가 감쇄되고 저역 필터링한 고 해상도 신호대역의 선형 디지털신호(YnT)가 출력된다.
상기 디지털 필터(140)에서 출력된 고 해상도 신호대역의 선형 디지털신호는 제어신호에 따라 멀티플렉서(150)를 통해 출력되거나 또는 멀티플렉서(150)를 통해 컴팬더(160)로 입력되어 μ로오 또는 A 로오의 디지털신호로 압축된 후 출력되는 것으로서 그 제 1 신호변환부(100)에서 출력되는 선형 디지털신호나, μ로오 또는 A 로오의 디지털신호는 인터넷 등을 통해 상대방의 VoIP 전화기 등의 외부로 전송되거나 또는 직렬 디지털신호로 변환하는 등의 소정의 처리과정을 통과한 후 외부로 전송된다.
그리고 외부로부터 전송 받는 선형 디지털신호는 제 2 신호변환부(200)의 디멀티플렉서(220)로 입력되고, 또한 외부에서 전송 받는 μ로오 또는 A 로오의 압축 디지털신호는 익스팬더(210)에서 원래의 선형 디지털신호로 확장되어 디멀티플렉서(220)로 입력되는 것으로서 디멀티플렉서(220)는 입력되는 두 선형 디지털신호를 제어신호에 따라 스위칭하여 선택하게 된다.
상기 디멀티플렉서(220)가 선택한 선형 디지털신호는 디지털 필터(230)에서저역 필터링되어 대역이 제한된다. 여기서, 상기 디지털 필터(230)도 상기 디지털 필터(140)와 동일한 구성을 가지는 것으로서, 디멀티플렉서(220)로부터 입력받은 선형 디지털신호에서 고주파 영역의 신호를 감쇄하고 저역 필터링하여 저주파 신호대역의 디지털신호를 출력하게 된다.
상기 디지털 필터(230)에서 저역 필터링된 디지털신호는 인터폴레이터(240)에 입력되어 그 디지털신호의 대역은 그대로 보존되면서 샘플링 속도가 일정 배수로 빠르게 증가된다. 상기 인터폴레이터(240)에서 출력되는 디지털신호는 오버샘플링 시그마 델타 복조기(250)에 입력되는 것으로서 오버샘플링 시그마 델타 복조기(250)는 출력신호를 입력으로 궤환시켜 신호 대역내의 양자화 노이즈를 고주파 영역으로 천이하면서 복조하게 된다.
상기 오버샘플링 시그마 델타 복조기(250)에서 출력되는 디지털신호는 스무씽 필터(260)에서 상기 고주파 영역으로 천이된 양자화 노이즈가 제거되고 아날로그신호로 변환되어 출력되며, 스무씽 필터(260)에서 출력되는 아날로그신호는 버퍼(270)를 통해 스피커 등의 임피던스가 낮은 부하로 출력된다.
도 3은 상기 1 채널 코덱회로를 이용한 종래의 다채널 코덱회로의 구성을 보인 블록도이다. 이에 도시된 바와 같이 종래의 다채널 코덱회로는 복수의 제 1 신호변환기(100-1, 100-2,···, 100-m)에서 각기 병렬로 출력되는 복수의 선형, μ로오 또는 A 로오의 디지털신호를 병렬/직렬 및 직렬/병렬 변환기(400)가 각기 직렬 디지털신호로 변환하고, 그 변환한 직렬 디지털신호는 제어신호에 따라 채널 선택부(410)가 스위칭하여 선택한 후 외부로 전송하게 된다.
그리고 외부로부터 직렬로 입력되는 선형, μ로오 또는 A 로오의 디지털신호는 채널 선택부(410)에서 제어신호에 따라 스위칭되어 해당되는 제 2 신호변환부(200-1, 200-2,···, 200-m)에 대응되는 병렬/직렬 및 직렬/병렬 변환기(400)의 입력단자로 입력시키고, 병렬/직렬 및 직렬/병렬 변환기(400)는 그 입력받은 직렬의 선형, μ로오 또는 A 로오의 디지털신호를 병렬 디지털신호로 변환한 후 해당제 2 신호변환부(200-1, 200-2,···, 200-m)로 입력시켜 아날로그신호로 변환하게 된다.
이러한 종래의 다채널 코덱회로는 복수의 제 1 신호변환기(100-1, 100-2, ···, 100-m)와 복수의 제 2 신호변환부(200-1, 200-2, ···, 200-m)가 각기 독립된 회로로 구성되어 있으므로 회로의 제어가 매우 용이하다.
그러나 다채널 코덱회로를 집적소자로 제조할 경우에 많은 면적을 필요로 하는 복수의 곱셈기(310-1, 310-2, ···, 310-n)와 복수의 가산기(320-1, 320-1,···, 320-n-1)를 구비하고 있는 디지털 필터(140)(230)도 각기 구성하므로 웨이퍼당 다채널 코덱회로를 제조할 수 있는 넷 다이(net die)의 수가 감소하여 제조원가가 상승하게 되고, 수율이 낮아져 유효한 칩의 수가 줄어들게 됨은 물론 칩의 크기가 커지고, 많은 전력을 소모하게 되는 등의 여러 가지 문제점이 있었다.
따라서 본 발명의 목적은 복수의 곱셈기와 복수의 가산기를 공유하면서 다채널의 디지털신호를 디지털 필터링하는 시간분할 디지털 필터를 제공하는데 있다.
본 발명의 다른 목적은 시간분할 디지털 필터를 이용하여 소정의 아날로그신호를 디지털신호로 변환하고 소정의 디지털신호를 아날로그신호로 변환하는 시간분할 디지털 필터를 이용한 코덱회로를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 시간분할 디지털 필터는, 복수의 스위칭 신호에 따라 선택적으로 동작되고 각각은 입력신호를 클럭신호에 따라 지연시켜 지연 값이 상이한 복수의 신호를 출력하는 복수의 지연수단과, 상기 복수의 지연수단이 각기 출력하는 복수의 지연신호들에 복수의 상수를 각기 곱셈하는 복수의 곱셈수단과, 상기 복수의 곱셈수단의 출력신호를 가산하는 가산수단과, 상기 가산수단의 출력신호를 저장하는 저장부로 구성됨을 특징으로 한다.
상기 복수의 지연수단들 각각은, 스위칭 신호에 따라 동작되고 클럭신호에 따라 입력신호를 순차적으로 시프트시키면서 지연시키는 복수의 지연기로 구성되고, 상기 복수의 지연기들 각각은, 클럭신호에 따라 동작하는 플립플롭과, 상기 플립플롭의 입력단자와 출력단자에 각기 접속되고 스위칭 신호에 따라 접속되어 상기 플립플롭이 상기 입력신호를 순차적으로 시프트시키게 통로를 형성하는 제 1 스위칭 소자 및 제 2 스위칭 소자와, 상기 플립플롭의 입력단자와 출력단자의 사이에 접속되고 반전 스위칭 신호에 따라 접속되어 상기 플립플롭의 동작을 정지시키는 제 3 스위칭 소자로 구성됨을 특징으로 한다.
그리고 본 발명의 시간분할 디지털 필터를 이용한 코덱 회로는, 다채널의 아날로그신호를 디지털신호로 변환하는 아날로그/디지털 변환수단과, 다채널의 디지털신호를 아날로그신호로 변환하는 디지털/아날로그 변환수단과, 상기 아날로그/디지털 변환수단이 출력하는 다채널의 디지털신호를 스위칭하여 외부로 출력하고 외부에서 입력되는 다채널의 디지털신호를 스위칭하여 상기 디지털/아날로그 변환수단의 다채널에 선택적으로 입력시키는 채널 선택부와, 상기 아날로그/디지털 변환수단 및 상기 디지털/아날로그 변환수단과 상기 채널 선택부의 사이에 구비되어 상기 아날로그/디지털 변환수단으로부터 입력되는 다채널의 디지털신호를 직렬 디지털신호로 변환하여 채널 선택부로 입력시키고 채널 선택부로부터 입력되는 직렬 디지털신호를 병렬 디지털신호로 변환하여 상기 디지털/아날로그 변환수단으로 입력시키는 병렬/직렬 및 직렬/병렬 변환기를 구비하고, 상기 아날로그/디지털 변환수단은, 다채널의 아날로그신호를 오버 샘플링하여 디지털신호로 변환하는 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기와, 상기 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기가 각기 출력하는 디지털신호를 시간 분할로 순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 시간분할 디지털 필터와, 상기 시간분할 디지털 필터의 복수의 출력신호를 스위칭하여 제 1 출력단자로 선택 출력하거나 제 2 출력단자를 통해 상기 병렬/직렬 및 직렬/병렬 변환기로 선택 출력하는 복수의 멀티플렉서와, 상기 복수의 멀티플렉서가 제 1 출력단자로 출력하는 신호를 μ 로오 또는 A 로오의 디지털신호로 각기 압축하여 상기 병렬/직렬 및 직렬/병렬 변환기로 출력하는 복수의 컴팬더를 구비하며, 상기 디지털/아날로그 변환수단은, 상기 병렬/직렬 및 직렬/병렬 변환기로부터 입력받은 μ 로오 또는 A 로오의 디지털신호를 확장하는 복수의 익스팬더와, 상기 복수의 익스팬더의 출력신호 또는 상기 병렬/직렬 및 직렬/병렬 변환기로부터 입력받은 복수의 선형 디지털신호를 선택 출력하는 복수의 멀티플렉서와, 상기 복수의 멀티플렉서의 출력신호를 시간 분할로순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 디지털 필터와, 상기 디지털 필터가 출력하는 복수의 디지털신호를 오버 샘플링으로 아날로그신호로 변환하는 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기와, 상기 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기의 출력신호를 출력 임피던스가 낮은 부하로 각기 출력하는 복수의 버퍼를 구비하는 것을 특징으로 한다.
상기 시간분할 디지털 필터는, 복수의 스위칭 신호에 따라 선택적으로 동작되고 각각은 입력신호를 클럭신호에 따라 지연시켜 지연 값이 상이한 복수의 신호를 출력하는 복수의 지연수단과, 상기 복수의 지연수단이 각기 출력하는 복수의 지연신호들에 복수의 상수를 각기 곱셈하는 복수의 곱셈수단과, 상기 복수의 곱셈수단의 출력신호를 가산하는 가산수단과, 상기 가산수단의 출력신호를 저장하는 저장부로 구성됨을 특징으로 한다.
상기 복수의 지연수단들 각각은, 스위칭 신호에 따라 동작되고 클럭신호에 따라 입력신호를 순차적으로 시프트시키면서 지연시키는 복수의 지연기로 구성되고, 상기 복수의 지연기들 각각은, 클럭신호에 따라 동작하는 플립플롭과, 상기 플립플롭의 입력단자와 출력단자에 각기 접속되고 스위칭 신호에 따라 접속되어 상기 플립플롭이 상기 입력신호를 순차적으로 시프트시키게 통로를 형성하는 제 1 스위칭 소자 및 제 2 스위칭 소자와, 상기 플립플롭의 입력단자와 출력단자의 사이에 접속되고 반전 스위칭 신호에 따라 접속되어 상기 플립플롭의 동작을 정지시키는 제 3 스위칭 소자로 구성됨을 특징으로 한다.
도 1은 종래의 1 채널 코덱회로의 구성을 보인 블록도이고,
도 2는 도 1의 디지털 필터를 보인 블록도이며,
도 3은 도 1의 1 채널 코덱회로를 이용한 종래의 다채널 코덱회로의 구성을 보인 블록도이며,
도 4는 본 발명의 시간분할 디지털 필터를 보인 회로도이며,
도 5는 도 4의 지연기의 구성을 보인 회로도이며,
도 6은 클럭신호와, 도 3 및 도 4의 스위칭 소자에 인가되는 스위칭 신호를 보인 파형도이며,
도 7은 본 발명의 시간분할 디지털필터를 이용한 코덱회로를 보인 블록도이며,
도 8은 도 7의 오버샘플링 시그마 델타 아날로그/디지털 변환기의 구성을 보인 블록도이며,
도 9는 도 7의 오버샘플링 시그마 델타 디지털/아날로그 변환기의 구성을 보인 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
500, 501, ···, 50m : 복수의 지연수단
500-1, 500-2, ···, 500-n, 501-1, 501-2, ···, 501-n, ···, 50m-1, 50m-2, ···, 50m-n : 복수의 지연기
510 : 곱셈수단 510-1, 510-2, ···, 510-n : 복수의 곱셈기
520 : 가산수단 520-1, 520-2, ···, 520-n : 복수의 가산기
530 : 저장부
530-10, 530-12, ···, 530-1m : 복수의 스위칭 소자
530-20, 530-21, ···, 530-2m : 복수의 레지스터
600 : 플립플롭 601, 602, 603 : 스위칭 소자
700 : 아날로그/디지털 변환수단
710-1, 710-2, ···, 710-m : 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기
711 : 앤티앨리어싱 필터 712 : 오버샘플링 시그마 델타 변조기
713 : 데시메이션 필터 720, 830 : 시간분할 디지털 필터
730-1, 730-2, ···, 730-m, 820-1, 820-2, ···, 820-m : 복수의 멀티플렉서
740-1, 740-2, ···, 740-m : 복수의 컴팬더
800 : 디지털/아날로그 변환수단
810-1, 810-2, ···, 810-m : 복수의 익스팬더
840-1, 840-2, ···, 840-m : 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기
841 : 인터폴레이터 842 : 오버샘플링 시그마 델타 복조기
843 : 스무씽 필터 850-1, 850-2, ···, 850-m : 복수의 버퍼
900 : 채널 선택부 910 : 병렬/직렬 및 직렬/병렬 변환기
이하, 첨부된 도 4 내지 도 9의 도면을 참조하여 본 발명의 시간분할 디지털 필터 및 이를 이용한 코덱회로를 상세히 설명한다.
도 4는 본 발명의 시간분할 디지털 필터를 보인 회로도이다. 여기서, 부호 500, 501, ···, 50m들은 복수의 지연수단이다. 상기 복수의 지연수단(500), (501), ···, (50m)들은 각기 복수의 지연기(500-1, 500-2, ···, 500-n), (501-1, 501-2, ···, 501-n), ···, (50m-1, 50m-2, ···, 50m-n)들이 직렬 연결되고, 그 복수의 지연기(500-1, 500-2, ···, 500-n), (501-1, 501-2, ···, 501-n), ···, (50m-1, 50m-2, ···, 50m-n)들은 스위칭 신호(SW0, /SW0), (SW1, /SW1), ···, (SWm, /SWm)에 따라 각기 선택적으로 동작하면서 다채널의 입력신호(SI(0)), (SI(1)),···, (SI(m))들을 클럭신호(CLK)에 따라 각기 순차적으로 시프트시켜 지연시킨다.
상기 복수의 지연수단(500), (501), ···, (50m)들에 각기 구비되어 있는 복수의 지연기(500-1, 500-2, ···, 500-n), (501-1, 501-2, ···, 501-n), ···, (50m-1, 50m-2, ···, 50m-n)들은 도 5에 도시된 바와 같이 플립플롭(600)의 입력단자(D)와 출력단자(Q)에, 스위칭 신호(SW0, SW1, ···, SWm)에 따라 접속되는 스위칭 소자(601, 602)가 각기 접속되고, 플립플롭(600)의 입력단자(D)와 출력단자(Q)의 사이에, 스위칭 신호(/SW0, /SW1, ···, /SWm)에 따라 접속되는 스위칭 소자(603)가 접속된다.
부호 510은 곱셈수단으로서, 상기 복수의 지연수단(500), (501), ···, (50m)들의 지연기(500-1, 501-1, ···, 50m-1), (500-2, 501-2, ···, 50m-2),···, (500-n, 501-n, ···, 50m-n)들이 각기 지연시켜 출력하는 복수의 신호에 복수의 곱셈기(510-1), (510-2), ···, (510-n)로 복수의 상수(a0), (a1), ···, (an-1)들을 각기 곱셈하여 출력하고, 부호 520은 상기 곱셈수단(510)의 복수의 곱셈기(510-1), (510-2), ···, (510-n)의 출력신호들을 복수의 가산기(520-1, 520-2, ···520-n-1)로 가산하는 가산수단이다.
부호 530은 저장부이다. 상기 저장부(530)는, 복수의 입력신호(SI(0)), (SI(1)),···, (SI(m))들이 상기 복수의 지연수단(500, 501, ···, 50m)과, 곱셈수단(510)과, 가산수단(520)을 순차적으로 통해 저역 필터링된 신호(SO(0), SO(1), ···, SO(m)를 저장하고 외부로 출력하는 것으로서 스위칭 신호(SW1, SW2, ···, SWn)에 따라 복수의 스위칭 소자(530-10, 530-11, ···, 530-1m)가 선택적으로 접속되어 상기 가산수단(520)의 출력신호를 통과시키고, 복수의 스위칭 소자(530-10, 530-11, ···, 530-1m)를 통과한 신호를 복수의 레지스터(530-20, 530-21, ···, 530-2m)가 각기 저장하고 디지털 저역 필터링된 신호(SO(0), SO(1), ···, SO(m))로 출력한다.
이와 같이 구성된 본 발명의 시간분할 디지털 필터는, 도 5에 도시된 바와 같이 클럭신호(CLK)가 입력되어 복수의 지연수단(500, 501, ···, 50m)들의 지연기(500-1, 501-1, ···, 50m-1), (500-2, 501-2, ···, 50m-2), ···, (500-n, 501-n, ···, 50m-n)들에 각기 구비되어 있는 플립플롭(600)의 클럭단자(CK)에 인가된다.
이와 같은 상태에서 스위칭 신호(SW0, /SW0)가 입력될 경우에 지연수단(500)의 지연기(500-1, 500-2, ···, 500-n)들의 스위칭 소자(601, 602)는 접속되고, 스위칭 소자(603)는 개방되어 지연기(500-1, 500-2, ···, 500-n)의 플립플롭(600)이 입력신호(SI(0))를 클럭신호(CLK)에 따라 시프트시키면서 지연시키게 된다. 즉, 입력신호(SI(0))는 지연기(500-1)의 플립플롭(600)에 입력되어 저장되고, 지연기(500-1, 500-2, ···, 500-n-1)의 플립플롭(600)에 저장되어 있던 신호는 클럭신호(CLK)에 따라 각기 지연기(500-2, 501-3, ···, 500-n)의 플립플롭(600)으로 각기 시프트되어 저장된다.
상기 각각의 지연기(500-1, 500-2, ···, 500-n)의 플립플롭(600)에 각기 저장된 신호들은 곱셈수단(510)의 곱셈기(510-1, 510-2, ···, 510-n)에 입력되어 상수(a0, a1, ···, an-1)와 각기 곱셈되고, 곱셈기(510-1, 510-2, ···, 510-n)의 출력신호는 가산수단(520)의 가산기(520-1, 520-2, ···, 520-n-1)에 의해 모두 가산되어 출력된다.
상기 가산수단(520)의 출력신호는 필터링 신호 저장부(530)로 입력되어, 스위칭 신호(SW0)에 따라 접속되는 스위칭 소자(530-11)를 통해 레지스터(530-21)에 저장된 후 입력신호(SI(0))를 저역 필터링한 신호(SO(0))로 출력된다.
이와 같이 하여 스위칭 신호(SW0, /SW0)의 기간 동안 입력신호(SI(0))를 저역 필터링이 완료된 후 다음 스위칭 신호(SW1, /SW1), ···, (SWm, /SWm)의 기간에 따라 지연수단(500)의 지연기(501-1, 501-2, ···, 501-n), ···, (50m-1,50m-2, ···, 50m-n)들이 순차적으로 동작하면서 입력신호(SI(1)), ···, (SI(m))들을 클럭신호(CLK)에 따라 시프트시켜 지연시키고, 지연기(501-1, 501-2, ···, 501-n), ···, (50m-1, 50m-2, ···, 50m-n)의 출력신호들은 곱셈수단(510)의 곱셈기(510-1, 510-2, ···, 510-n)들에 각기 입력되어 복수의 상수(a0, a1, ···, an-1)들 각기 곱셈되고, 복수의 곱셈기(510-1, 510-2, ···, 510-n)들의 출력신호들은 가산수단(520)의 복수의 가산기(520-1, 520-1, ···, 520-n-1)들에 의해 모두 가산된 후 필터링 신호 저장부(530)의, 복수의 스위칭 소자(530-11), ···, (530-1m)들을 선택적으로 통해 복수의 레지스터(530-22), ···, (530-2m)들에 각기 저장되어 입력신호(SI(1)), ···, (SI(m))들을 저역 필터링한 신호(SO(1)), ···, (SO(m))들로 출력된다.
이와 같이 하여 복수의 입력신호(SI(0)), (SI(1)), ···, (SI(m))의 저역 필터링이 모두 완료되면, 다시 스위칭 신호(SW0, /SW0), (SW1, /SW1), ···, (SWm, /SWm)가 순차적으로 입력되어 지연수단(500)의 지연기(500-1, 500-2, ···, 500-n), (501-1, 501-2, ···, 501-n), ···, (50m-1, 50m-2, ···, 50m-n)들이 순차적으로 동작하면서 복수의 입력신호(SI(0)), (SI(1)), ···, (SI(m))들을 클럭신호(CLK)에 따라 시프트시키고, 시프트시킨 신호는 곱셈수단(510)에서 복수의 상수(a0, a1, ···, an-1)와 각기 곱셈되며, 가산수단(520)에서 가산된 후 저장부(530)의, 스위칭 소자(530-10), (530-11), ···, (530-1m)들을 선택적으로 통해 레지스터(530-20), (530-21), ···, (530-2m)들에 저장되는 동작을 반복 수행한다.
즉, 상기한 본 발명의 시간분할 디지털 필터는, 집적회로로 제작할 경우에 많은 면적을 차지하는 곱셈수단(510) 및 가산수단(520)을 공유하여 복수의 신호(SI(0)), (SI(1)), ···, (SI(m))들을 순차적으로 저역 필터링하여 출력한다.
도 7은 본 발명의 시간분할 디지털필터를 이용한 코덱회로를 보인 블록도이다. 여기서, 부호 700은 입력되는 다채널의 아날로그신호를 디지털신호로 변환하는 아날로그/디지털 변환수단이다. 상기 아날로그/디지털 변환수단(700)은, 다채널의 아날로그신호를 오버 샘플링하여 디지털신호로 변환하는 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들과, 상기 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들이 각기 출력하는 디지털신호를 시간 분할로 순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 시간분할 디지털 필터(720)와, 상기 시간분할 디지털 필터(720)의 복수의 출력신호를 스위칭하여 제 1 및 제 2 출력단자로 선택 출력하는 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들과, 상기 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들의 제 1 출력단자에서 출력되는 신호를 μ 로오 또는 A 로오의 디지털신호로 각기 압축하는 복수의 컴팬더(740-0, 740-1, ···, 740-m)들을 구비한다.
부호 800은 입력되는 다채널의 디지털신호를 아날로그신호로 변환하는 디지털/아날로그 변환수단이다. 상기 디지털/아날로그 변환수단(800)은, 입력되는 μ로오 또는 A 로오의 디지털신호를 확장하는 복수의 익스팬더(810-0, 810-1, ···, 810-m)들과, 상기 복수의 익스팬더(810-0, 810-1, ···, 810-m)들의 출력신호 또는 입력되는 복수의 선형 디지털신호를 선택 출력하는 복수의 멀티플렉서(820-0, 820-1, ···, 820-m)들과, 상기 복수의 멀티플렉서(820-0, 820-1, ···, 820-m)들의 출력신호를 시간 분할로 순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 디지털 필터(830)와, 상기 디지털 필터(830)가 출력하는 복수의 디지털신호를 오버 샘플링으로 아날로그신호로 변환하는 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들과, 상기 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들의 출력신호를 각기 저장하고 출력 임피던스가 낮은 부하로 각기 출력하는 복수의 버퍼(850-0, 850-1, ···, 850-m)들로 구성된다.
부호 900은 채널 선택부로서, 채널 선택부(900)는, 상기 아날로그/디지털 변환수단(700)이 출력하는 다채널의 디지털신호 즉, 상기 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들이 제 2 출력단자로 출력하는 선형 디지털신호와 복수의 컴팬더(740-0, 740-1, ···, 740-m)들이 출력하는 μ 로오 또는 A 로오의 디지털신호를 스위칭하여 외부로 출력하고 외부에서 입력되는 다채널의 선형 디지털신호와 μ 로오 또는 A 로오의 디지털신호를 디지털신호를 스위칭하여 상기 디지털/아날로그 변환수단(800)의 다채널에 선택적으로 입력시킨다.
부호 910은 병렬/직렬 및 직렬/병렬 변환기로서 상기 병렬/직렬 및 직렬/병렬 변환기(910)는, 상기 아날로그/디지털 변환수단(700) 및 상기 디지털/아날로그변환수단(800)과 상기 채널 선택부(900)의 사이에 구비되어 상기 아날로그/디지털 변환수단(700)으로부터 입력되는 다채널의 디지털신호를 직렬 디지털신호로 변환하여 채널 선택부(900)로 입력시키고 채널 선택부(900)로부터 입력되는 직렬 디지털신호를 병렬 디지털신호로 변환하여 상기 디지털/아날로그 변환수단(800)으로 입력시킨다.
도 8은 도 7의 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들의 구성을 보인 블록도이다. 이에 도시된 바와 같이 각각의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들은, 입력되는 복수의 아날로그신호의 대역을 각기 제한하는 앤티앨리어싱 필터(711)와, 상기 앤티앨리어싱 필터(711)에서 대역이 제한된 아날로그신호를 양자화 노이즈가 고주파 영역으로 노이즈 세이핑되는 디지털신호로 변환하는 오버샘플링 시그마 델타 변조기(712)와, 상기 오버샘플링 시그마 델타 변조기(712)의 출력신호의 샘플링 속도를 일정한 비율로 낮추어 상기 시간분할 디지털 필터(720)로 출력하는 데시메이션 필터(713)로 구성된다.
도 9는 도 7의 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들의 구성을 보인 블록도이다. 이에 도시된 바와 같이 각각의 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들은, 상기 시간분할 디지털필터(830)로부터 입력받은 디지털신호의 샘플링 속도를 소정 배수로 빠르게 높이는 인터폴레이터(841)와, 상기 인터폴레이터(841)의 출력신호에서 양자화 노이즈를 고주파 영역으로 천이하면서 복조하는 오버샘플링 시그마 델타 복조기(842)와, 상기 오버샘플링 시그마 델타 복조기(842)의 출력신호를 고 해상도의 아날로그신호로 변환하여 상기 버퍼(850-0, 850-1, ···, 850-m)로 출력하는 스무씽 필터(843)로 구성된다.
이와 같이 구성된 본 발명의 다채널 코덱회로는 사용자의 음성신호 등의 복수의 아날로그신호가 아날로그/디지털 변환수단(700)의 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들로 입력된다.
상기 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들은, 앤티앨리어싱 필터(711)가 상기 입력받은 아날로그신호의 대역을 제한하고, 그 대역을 제한한 아날로그신호는 오버샘플링 시그마 델타 변조기(712)로 입력되어, 양자화 노이즈가 고주파 영역으로 천이되면서 디지털신호로 변환되어 양자화 노이즈가 고주파 영역으로 노이즈 세이핑된 디지털신호로 변환되며, 상기 오버샘플링 시그마 델타 변조기(712)에서 출력된 디지털신호는 데시메이션 필터(713)에 입력되어 샘플링 속도가 일정한 비율로 낮아지게 된다.
상기 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기(710-0, 710-1, ···, 710-m)들에서 각기 출력되는 복수의 디지털신호는 시간분할 디지털 필터(720)에서 시간분할로 순차적으로 저역 필터링되어 고주파 영역으로 천이된 신호의 양자화 노이즈가 감쇄되고 고 해상도 신호대역의 선형 디지털신호가 검출된다.
상기 디지털 필터(720)에서 출력된 복수의 고 해상도 신호대역의 선형 디지털신호는 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들을 통해 제 1 출력단자 또는 제 2 출력단자로 출력되고, 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들의 제 1 출력단자로 출력되는 디지털신호는 복수의 컴팬더(740-0, 740-1, ···, 740-m)들에 각기 입력되어 μ로오 또는 A 로오의 디지털신호로 압축된다.
이와 같이 아날로그/디지털 변환수단(700)의 복수의 멀티플렉서(730-0, 730-1, ···, 730-m)들의 제 2 출력단자로 출력되는 복수의 선형 디지털신호와 상기 복수의 컴팬더(740-0, 740-1, ···, 740-m)들이 각기 압축하여 출력하는 μ로오 또는 A 로오의 디지털신호는 병렬/직렬 및 직렬/병렬 변환기(910)를 통해 직렬 디지털신호로 변환된 후 채널 선택부(910)를 통해 외부로 전송된다.
그리고 외부로부터 입력되는 선형 디지털신호와 μ로오 또는 A 로오의 디지털신호는 채널 선택부(900)에서 스위칭되어 다채널로 병렬/직렬 및 직렬/병렬 변환기(910)로 입력되는 것으로서 병렬/직렬 및 직렬/병렬 변환기(910)는 그 다채널로 입력되는 선형 디지털신호와 μ로오 또는 A 로오의 디지털신호를 병렬로 변환하여 다채널로 출력하게 된다.
상기 병렬/직렬 및 직렬/병렬 변환기(910)가 다채널로 출력하는 μ로오 또는 A 로오의 디지털신호는 디지털/아날로그 변환수단(800)의 복수의 익스팬더(810-0, 810-1, ···, 810-m)들에 입력되어 확장되고, 그 복수의 익스팬더(810-0, 810-1, ···, 810-m)에서 확장된 디지털신호와, 상기 병렬/직렬 및 직렬/병렬 변환기(910)들이 다채널로 출력하는 선형 디지털신호를 복수의 멀티플렉서(820-0, 820-1, ···, 820-m)들이 스위칭하여 선택적으로 출력하게 된다.
상기 복수의 멀티플렉서(820-0, 820-1, ···, 820-m)들이 출력하는 디지털신호는 시간분할 디지털 필터(830)에 입력되어 시간분할로 순차적으로 저역 필터링되면서 고주파 영역으로 천이된 신호의 양자화 노이즈가 감쇄되고 고 해상도 신호대역의 선형 디지털신호가 검출된다.
상기 디지털 필터(830)에서 저역 필터링된 다채널의 디지털신호는 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들에 각기 입력된다.
상기 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들은, 인터폴레이터(841)가 상기 시간분할 디지털 필터(830)로부터 입력되는 디지털신호의 대역은 그대로 보존되면서 샘플링 속도를 일정 배수로 빠르게 증가시키고, 인터폴레이터(841)의 출력신호를 오버샘플링 시그마 델타 복조기(842)가 신호 대역내의 양자화 노이즈를 고주파 영역으로 천이하면서 복조하며, 오버샘플링 시그마 델타 복조기(842)에서 복조된 디지털신호는 스무씽 필터(843)에서 상기 고주파 영역으로 천이된 양자화 노이즈가 제거되고 아날로그신호로 변환되어 출력된다.
상기 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기(840-0, 840-1, ···, 840-m)들의 스무씽 필터(843)에서 각기 출력되는 아날로그신호는 복수의 버퍼(850-0, 850-1, ···, 850-m)들에 각기 저장된 후 스피커 등의 임피던스가 낮은 부하로 출력된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명의 시간분할 디지털 필터는 집적소자에서 많은 면적을 차지하는 곱셈수단 및 가산수단을 공용하여 복수의 디지털신호를 필터링하고, 코덱회로는 상기 시간분할 디지털 필터를 이용하여 아날로그신호와 디지털신호를 상호간에 변환하는 것으로서 집적소자로 제작할 경우에 그 집적소자의 크기를 줄일 수 있고, 전력소모가 낮으며, 웨이퍼당 넷 다이의 수가 증가하여 집적소자의 제작 원가가 절감됨은 물론 수율이 높아 유효한 집적소자의 수가 증가하게 되는 등의 효과가 있다.

Claims (8)

  1. 복수의 스위칭 신호에 따라 선택적으로 동작되고 각각은 클럭신호에 따라 다채널의 입력신호들을 각기 지연시켜 지연 값이 상이한 복수의 신호들을 출력하는 복수의 지연수단;
    상기 복수의 지연수단이 각기 출력하는 복수의 지연신호들에 복수의 상수를 복수의 곱셈기로 각기 곱셈하는 복수의 곱셈수단;
    상기 복수의 곱셈기의 출력신호들을 가산하는 가산수단; 및
    상기 가산수단의 출력신호를 각 채널에 따라 분리하여 저장하는 저장부로 구성됨을 특징으로 하는 시간분할 디지털 필터.
  2. 제 1 항에 있어서, 상기 복수의 지연수단들 각각은;
    스위칭 신호에 따라 동작되고 클럭신호에 따라 입력신호를 순차적으로 시프트시키면서 지연시키는 복수의 지연기로 구성됨을 특징으로 하는 시간분할 디지털 필터.
  3. 제 2 항에 있어서, 상기 복수의 지연기들 각각은;
    클럭신호에 따라 동작하는 플립플롭;
    상기 플립플롭의 입력단자와 출력단자에 각기 접속되고 스위칭 신호에 따라 접속되어 상기 플립플롭이 상기 입력신호를 순차적으로 시프트시키게 통로를 형성하는 제 1 스위칭 소자 및 제 2 스위칭 소자; 및
    상기 플립플롭의 입력단자와 출력단자의 사이에 접속되고 반전 스위칭 신호에 따라 접속되어 상기 플립플롭의 동작을 정지시키는 제 3 스위칭 소자로 구성됨을 특징으로 하는 시간분할 디지털 필터.
  4. 다채널의 아날로그신호를 디지털신호로 변환하는 아날로그/디지털 변환수단;
    다채널의 디지털신호를 아날로그신호로 변환하는 디지털/아날로그 변환수단;
    상기 아날로그/디지털 변환수단이 출력하는 다채널의 디지털신호를 스위칭하여 외부로 출력하고 외부에서 입력되는 다채널의 디지털신호를 스위칭하여 상기 디지털/아날로그 변환수단의 다채널에 선택적으로 입력시키는 채널 선택부; 및
    상기 아날로그/디지털 변환수단 및 상기 디지털/아날로그 변환수단과 상기 채널 선택부의 사이에 구비되어 상기 아날로그/디지털 변환수단으로부터 입력되는 다채널의 디지털신호를 직렬 디지털신호로 변환하여 채널 선택부로 입력시키고 채널 선택부로부터 입력되는 직렬 디지털신호를 병렬 디지털신호로 변환하여 상기 디지털/아날로그 변환수단으로 입력시키는 병렬/직렬 및 직렬/병렬 변환기로 이루어지고,
    상기 아날로그/디지털 변환수단은;
    다채널의 아날로그신호를 오버 샘플링하여 디지털신호로 변환하는 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기;
    상기 복수의 오버샘플링 시그마 델타 아날로그/디지털 변환기가 각기 출력하는 디지털신호를 시간 분할로 순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 시간분할 디지털 필터;
    상기 시간분할 디지털 필터의 복수의 출력신호를 스위칭하여 제 1 출력단자로 선택 출력하거나 제 2 출력단자를 통해 상기 병렬/직렬 및 직렬/병렬 변환기로 선택 출력하는 복수의 멀티플렉서;
    상기 복수의 멀티플렉서가 제 1 출력단자로 출력하는 신호를 μ 로오 또는 A 로오의 디지털신호로 각기 압축하여 상기 병렬/직렬 및 직렬/병렬 변환기로 출력하는 복수의 컴팬더로 구성됨을 특징으로 하는 시간분할 디지털 필터를 이용한 다채널 코덱회로.
  5. 제 4 항에 있어서, 상기 디지털/아날로그 변환수단은;
    상기 병렬/직렬 및 직렬/병렬 변환기로부터 입력받은 μ 로오 또는 A 로오의 디지털신호를 확장하는 복수의 익스팬더;
    상기 복수의 익스팬더의 출력신호 또는 상기 병렬/직렬 및 직렬/병렬 변환기로부터 입력받은 복수의 선형 디지털신호를 선택 출력하는 복수의 멀티플렉서;
    상기 복수의 멀티플렉서의 출력신호를 시간 분할로 순차적으로 필터링하여 양자화 노이즈를 감쇄시키는 디지털 필터;
    상기 디지털 필터가 출력하는 복수의 디지털신호를 오버 샘플링으로 아날로그신호로 변환하는 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기; 및
    상기 복수의 오버샘플링 시그마 델타 디지털/아날로그 변환기의 출력신호를각기 저장하고 출력 임피던스가 낮은 부하로 각기 출력하는 복수의 버퍼를 구비하는 것을 특징으로 하는 시간분할 디지털 필터를 이용한 다채널 코덱회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 시간분할 디지털 필터는;
    복수의 스위칭 신호에 따라 선택적으로 동작되고 각각은 클럭신호에 따라 다채널의 입력신호들을 각기 지연시켜 지연 값이 상이한 복수의 신호들을 출력하는 복수의 지연수단;
    상기 복수의 지연수단이 각기 출력하는 복수의 지연신호들에 복수의 상수를 복수의 곱셈기로 각기 곱셈하는 복수의 곱셈수단;
    상기 복수의 곱셈기의 출력신호들을 가산하는 가산수단; 및
    상기 가산수단의 출력신호를 각 채널에 따라 분리하여 저장하는 저장부로 구성됨을 특징으로 하는 시간분할 디지털 필터를 이용한 다채널 코덱회로.
  7. 제 5 항에 있어서, 상기 복수의 지연수단들 각각은;
    스위칭 신호에 따라 동작되고 클럭신호에 따라 입력신호를 순차적으로 시프트시키면서 지연시키는 복수의 지연기로 구성됨을 특징으로 하는 시간분할 디지털 필터를 이용한 다채널 코덱회로.
  8. 제 7 항에 있어서, 상기 복수의 지연기들 각각은;
    클럭신호에 따라 동작하는 플립플롭;
    상기 플립플롭의 입력단자와 출력단자에 각기 접속되고 스위칭 신호에 따라 접속되어 상기 플립플롭이 상기 입력신호를 순차적으로 시프트시키게 통로를 형성하는 제 1 스위칭 소자 및 제 2 스위칭 소자; 및
    상기 플립플롭의 입력단자와 출력단자의 사이에 접속되고 반전 스위칭 신호에 따라 접속되어 상기 플립플롭의 동작을 정지시키는 제 3 스위칭 소자로 구성됨을 특징으로 하는 시간분할 디지털 필터를 이용한 다채널 코덱회로.
KR1020020004556A 2002-01-25 2002-01-25 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 KR20030064111A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020004556A KR20030064111A (ko) 2002-01-25 2002-01-25 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020004556A KR20030064111A (ko) 2002-01-25 2002-01-25 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로

Publications (1)

Publication Number Publication Date
KR20030064111A true KR20030064111A (ko) 2003-07-31

Family

ID=32219438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020004556A KR20030064111A (ko) 2002-01-25 2002-01-25 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로

Country Status (1)

Country Link
KR (1) KR20030064111A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100633568B1 (ko) * 2002-12-10 2006-10-16 허일 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로
KR100892619B1 (ko) * 2007-11-21 2009-04-09 두원공과대학산학협력단 시분할 필터링하는 방법을 이용한 이동통신 중계기용채널주파수의 디지털 필터 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04152769A (ja) * 1990-10-17 1992-05-26 Toshiba Corp ロジカルフィルタ
JPH05102794A (ja) * 1991-10-04 1993-04-23 Mitsubishi Electric Corp デイジタルフイルタ
JPH06112769A (ja) * 1992-09-29 1994-04-22 Kokusai Electric Co Ltd ディジタルフィルタ
JPH06132908A (ja) * 1992-10-16 1994-05-13 Hitachi Ltd 多重化信号の標本化周波数変換方式
US5345236A (en) * 1992-12-21 1994-09-06 Harris Corporation Improved sigma-delta type analog-to-digital converter and method
JPH0715283A (ja) * 1993-06-28 1995-01-17 Kawasaki Steel Corp ディジタルフィルタ
JP2001244756A (ja) * 2000-03-01 2001-09-07 Nippon Columbia Co Ltd 電力増幅器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04152769A (ja) * 1990-10-17 1992-05-26 Toshiba Corp ロジカルフィルタ
JPH05102794A (ja) * 1991-10-04 1993-04-23 Mitsubishi Electric Corp デイジタルフイルタ
JPH06112769A (ja) * 1992-09-29 1994-04-22 Kokusai Electric Co Ltd ディジタルフィルタ
JPH06132908A (ja) * 1992-10-16 1994-05-13 Hitachi Ltd 多重化信号の標本化周波数変換方式
US5345236A (en) * 1992-12-21 1994-09-06 Harris Corporation Improved sigma-delta type analog-to-digital converter and method
JPH0715283A (ja) * 1993-06-28 1995-01-17 Kawasaki Steel Corp ディジタルフィルタ
JP2001244756A (ja) * 2000-03-01 2001-09-07 Nippon Columbia Co Ltd 電力増幅器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100633568B1 (ko) * 2002-12-10 2006-10-16 허일 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로
KR100892619B1 (ko) * 2007-11-21 2009-04-09 두원공과대학산학협력단 시분할 필터링하는 방법을 이용한 이동통신 중계기용채널주파수의 디지털 필터 장치

Similar Documents

Publication Publication Date Title
US7893852B2 (en) Enhanced time-interleaved A/D conversion using compression
US4528551A (en) Digital to analog converter employing sigma-delta modulation for use in telephone systems
WO2004030222A1 (en) Method and apparatus for shared processing a plurality of signals
US5191331A (en) Sigma-delta modulator for a D/A converter with pseudorandom jitter signal insertion
EP1879177A1 (en) A method for distributing high and low-bandwidth voice channels using a minimum number of timeslots
KR100189525B1 (ko) 시그마 델타 변조방식의 디지탈/아나로그 변환장치
US7576670B2 (en) Sigma-delta analog-digital converter for an xDSL multistandard input stage
EP1365515B1 (en) Analog-to-digital converter arrangement and method
US6028544A (en) Digital-to-analog converter with noiseshaping modulator, commutator and plurality of unit converters, and method
US7680869B2 (en) Interpolation and decimation using newton polyphase filters
KR20030064111A (ko) 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로
US4686512A (en) Integrated digital circuit for processing speech signal
JP3451253B2 (ja) 無線トランスミッタにおける伝送信号のスペクトル形成をするためのデバイスおよび方法
JPS60176356A (ja) Ｐｃｍ符号復号器
Smitha et al. A reconfigurable multi-stage frequency response masking filter bank architecture for software defined radio receivers
Venugopal et al. Design and implementation of a decimation filter for hearing aid applications
KR100633568B1 (ko) 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로
KR19990066475A (ko) 오디오코덱용 보간디지털필터
Pneumatikakls et al. Realization of a high-order IIR delta sigma filter
Muhammad et al. A low-area decimation filter for ultra-high speed 1-bit/spl Sigma//spl Delta/A/D converters
Ameur et al. Design of efficient digital interpolation filters and sigma-delta modulator for audio DAC
JP2973736B2 (ja) ディジタル電話用ｃｏｄｅｃ
Mahesh et al. A new low complexity reconfigurable filter bank architecture for software radio receivers based on interpolation and masking technique
Brambilla et al. High speed FIR filters for digital decimation
JPH10242802A (ja) デシメーションフィルタ、半導体集積回路、及び信号処理システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application