KR20030059406A - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중 이온 주입함으로써 폴리-실리콘막 내의 게르마늄을 상하로 균일하게 분포시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 반도체 기판을 열산화시켜 게이트 산화막을 형성하는 제1 공정; 상기 게이트 산화막 위에 옥시나이트라이드막을 형성하는 제2 공정; 상기 옥시나이트라이드막 위에 폴리-실리콘막을 형성하는 제3 공정; 상기 폴리-실리콘막 위에 게르마늄을 이온 주입한 후에 보론을 이온 주입하는 제4 공정; 및 게이트 전극이 형성될 영역을 정의한 후에 상기 형성된 다층 박막을 식각하는 제5 공정을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중 이온 주입해서 게이트 전극을 형성하는 것에 관한 것이다.
현재 반도체 소자 제조방법 중에서 게이트 전극 재료로 사용되는 폴리-실리콘(poly-Si)은, 게이트 전극 재료로서 우수한 물리적 특성을 갖추고 있어서 현재까지 가장 많이 사용되어 오고 있지만, 소자가 점점 고집적화되는 상황에서는 여러 가지 문제점이 발생되고 있다.
특히, n+ 폴리 게이트의 pMOS에서 매몰 채널(buried channel)에 기인한 숏채널 효과(short channel effect), 이로 인한 DIBL(drain induced barrier lowering)현상 증가 및 문턱전압 불안정 현상과 같은 문제점이 있다.
또한, 기존의 폴리-실리콘 전극은 폴리-게이트 공핍 효과(poly-gate depletion effect) 및 게이트 산화막을 통한 채널영역으로 보론이 침투되는 현상으로 소자의 전기적 특성이 열화되는 문제점이 있다.
도 1a 내지 도 1c는 종래의 폴리-실리콘(게르마늄=0%), 폴리-실리콘 게르마늄(게르마늄=20%) 및 폴리-실리콘 게르마늄(게르마늄=60%)의 측벽을 나타낸 도면이다.
여기서, 폴리-실리콘 게르마늄은 게르마늄의 상부로의 확산 가능성과 표면 산화를 막기 위해 상부에 일정한 두께의 폴리-실리콘 캡핑(capping)층을 필요로 하는데, 일반적으로 폴리-실리콘 게르마늄(게르마늄 20-60%)은 기존 폴리-실리콘에 비해 산화율이 2-4배정도 크며 식각율도 대략 1.5-3배정도 크다. 따라서, 폴리-실리콘 게르마늄을 기존 폴리-실리콘과 동일한 클로린-기준(Cl-based chemistry)으로 식각할 때, 도 1b 및 도 1c와 같이 폴리-실리콘의 측벽이 과식각되는 현상이 나타난다.
따라서, 이와 같은 문제점을 해결하기 위해, 본 발명은, 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중 이온 주입함으로써 폴리-실리콘막 내의 게르마늄을 상하로 균일하게 분포시키는 것을 목적으로 한다.
본 발명의 또 다른 목적은, 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중이온 주입한 후에 보론을 이온 주입함으로써 보론이 하부로 확산되는 것을 억제하는 것에 있다.
도 1a 내지 도 1c는 종래의 폴리-실리콘(게르마늄=0%), 폴리-실리콘 게르마늄(20%, 30%)의 측벽을 나타낸 도면.
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성방법의 공정 단면도.
이러한 목적을 달성하기 위해, 본 발명은, 반도체 기판을 열산화시켜 게이트 산화막을 형성하는 제1 공정; 상기 게이트 산화막 위에 옥시나이트라이드막을 형성하는 제2 공정; 상기 옥시나이트라이드막 위에 폴리-실리콘막을 형성하는 제3 공정; 상기 폴리-실리콘막 위에 게르마늄을 이온 주입한 후에 보론을 이온 주입하는 제4 공정; 및 게이트 전극이 형성될 영역을 정의한 후에 상기 형성된 다층 박막을 식각하는 제5 공정을 포함하는 것을 특징으로 한다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 게이트 전극 형성방법을 나타낸 공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(1)을 열산화시켜 게이트 산화막(2)을 형성하고, 게이트 산화막(2) 상부에 옥시나이트라드막(NO; 3)을 형성시킨다. 게이트 산화막(2)은 옥시나이트라이드막(3)의 형성에 의해 약 5∼10Å의 두께 정도 증가한다. 이렇게 게이트 산화막(2) 위에 옥시나이트라이드막(3)을 형성함으로써 게르마늄이 하부로 확산되는 것을 억제할 수 있게 된다.
다음에, 옥시나이트라이드막(3) 위에 폴리-실리콘막(4)을 비정질 및 결정질 상태로 500∼3000Å의 두께로 형성시킨다. 그런 다음, 폴리-실리콘막(4)에 게르마늄(5) 및 보론(6)을 이온 주입한다.
이때, 폴리-실리콘막(4)에 게르마늄을 1E14-1E16/cm2의 도즈량(dose)으로 이온 주입하는데, 폴리-실리콘막(4)에 게르마늄을 먼저 이중 이온 주입하고 나서 보론을 이온 주입한다. 실리콘 내에 보론의 확산도(diffusivity)는 800℃의 온도에서 9.1 × 10-13 cm2/sec이고, 게르마늄 내에 보론의 확산도는 6.9 × 10-15 cm2/sec로서 게르마늄 내에서 보론의 확산을 실리콘 내에서보다 약 100배 더 억제된다. 실리콘 내에 게르마늄 함량을 15∼30%의 범위로 한다.
그런 다음, 도 2b에 나타낸 바와 같이 사진/식각 공정을 통해서 게이트 전극이 형성될 부분을 정의한 후에 상기 증착된 박막(2, 3, 4)을 식각하고, 저농도 LDD 이온 주입(8)을 수행한다. 그런 후에 CVD 산화막을 증착한 후에 건식 식각하여 산화막 스페이서(9)를 형성하고, 이온 주입을 통해서 소스(10)/드레인(11) 영역을 형성한다.
상술한 바와 같이, 폴리-실리콘막(4)에 게르마늄을 하부와 중앙의 두 부분에 높은 농도로 이중 이온 주입함으로써 후속 열공정에 의해 폴리-실리콘막 내의 게르마늄은 상하로 균일하게 분포하게 된다.
이상에서 살펴본 바와 같이, 본 발명은 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중 이온 주입함으로써 폴리-실리콘막 내의 게르마늄을 상하로 균일하게 분포시킬 수 있다.
또한, 폴리-실리콘막의 하부와 중앙에 게르마늄을 이중 이온 주입한 후에 보론을 이온 주입함으로써 보론이 하부로 침투되는 것을 억제할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체 기판을 열산화시켜 게이트 산화막을 형성하는 제1 공정;상기 게이트 산화막 위에 옥시나이트라이드막을 형성하는 제2 공정;상기 옥시나이트라이드막 위에 폴리-실리콘막을 형성하는 제3 공정;상기 폴리-실리콘막에 게르마늄을 이온 주입한 후에 보론을 이온 주입하는 제4 공정; 및게이트 전극이 형성될 영역을 정의한 후에 상기 형성된 다층 박막을 식각하는 제5 공정을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제3 공정은,상기 폴리-실리콘막을 비정질 또는 결정질 형태로 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제4 공정에서,상기 폴리-실리콘막의 중앙 및 하부에 게르마늄을 이중 이온 주입하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제4 공정은,상기 폴리-실리콘막에 상기 게르마늄을 1E14-1E16/cm2의 도즈량으로 이온 주입하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제4 공정에서,상기 폴리-실리콘막 내에 게르마늄 함량이 15-30%인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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