KR20030058291A - 이미지센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 필드산화막의 에지에 발생된 결함 및 실리콘층 표면의 댕글링본드에 의한 암전류 발생을 억제하고, 초과 생성된 전하들에 의한 단위화소간 크로스토크 및 블루밍 현상을 방지하도록 한 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 이미지센서는 제1도전형 기판, 상기 기판상의 제1도전형 반도체층, 상기 반도체층의 소정 부분에 형성된 필드산화막, 상기 반도체층상의 게이트전극, 상기 필드산화막의 에지와 상기 게이트전극의 일측 에지에 정렬되되 상기 게이트전극 하부에서 선택적으로 채널링을 일으키는 채널링영역을 갖는 상기 반도체층내의 제2도전형 제1확산층, 상기 필드산화막의 에지를 감싸며 상기 게이트전극의 일측 에지로부터 소정 간격을 두고 정렬된 상기 제1확산층내의 제1도전형 제2확산층, 및 상기 게이트전극의 타측 에지로부터 소정 간격을 두고 정렬된 상기 반도체층내의 제2도전형 제3확산층을 포함한다.

Description

이미지센서 및 그 제조 방법{Image sensor and method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 이미지센서의 제조 방법에 관한 것이다.
일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체장치로서, 전하결합소자(Charge Coupled Device; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS(Tx,Rx,Sx,Dx)로 구성되며, 네 개의 NMOS(Tx,Rx,Sx,Dx)는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다.
여기서 트랜스퍼트랜지스터(Tx) 및 리셋트랜지스터(Rx)는 네이티브트랜지스터(Native NMOS)를 이용하고 드라이브트랜지스터(Dx) 및 셀렉트트랜지스터(Sx)는 일반적인 트랜지스터(Normal NMOS)를 이용하며, 리셋트랜지스터(Rx)는 CDS(Correlated Double Sampling)를 위한 트랜지스터이다.
상기와 같은 CMOS 이미지센서의 단위화소(Unit Pixel)는 네이티브트랜지스터(Native Transistor)를 사용하여 포토다이오드영역(PD)에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photogenerated charge)를 플로우팅디퓨전영역(FD)으로, 즉 드라이브트랜지스터(Dx)의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.
도 1은 종래기술에 따른 CMOS 이미지센서를 도시한 단면도로서, 포토다이오드, 트랜스퍼트랜지스터 및 플로팅디퓨젼영역만을 도시하고 있다.
도 1을 참조하면, p++기판(11)에 에피택셜 성장된 p-에피층(12)이 형성되고, p-에피층(12)에 소자간 격리를 위한 필드산화막(13)이 형성되며, 필드산화막(13)하부에는 n-채널필드스톱(n-channel field stop layer)을 위한 필드스톱층(14)이 형성된다.
여기서, 필드스톱층(14)은 필드산화막(13)이 형성될 p-에피층(12)에 틸트없이 이온을 주입하기 때문에 필드산화막(13) 아래에만 위치한다. 따라서, 포토다이오드를 이루는 n--확산층(16)은 필드산화막(13)의 에지와 경계를 이룰뿐 필드스톱층(14)은 n--확산층(16)의 면적에 영향을 미치지 않는다.
그리고, p-에피층(12)상에 스페이서(17)가 양측벽에 형성된 트랜스퍼트랜지스터의 게이트전극(Tx, 15)이 형성되며, 게이트전극(15)의 일측 에지에 정렬되면서 p-에피층(12) 내부에 깊은 n_-확산층(16)이 형성되고, 깊은 n_-확산층(16) 상부와 p-에피층(12) 표면 하부에 게이트전극(15)의 일측에 형성된 스페이서(17)에 정렬되면서 얕은 po-확산층(18)이 형성된다. 여기서, 게이트전극(15) 하부에 게이트산화막(도시 생략)이 형성된다.
결국, 깊은 n_-확산층(16)과 얕은 po-확산층(18)으로 이루어진 포토다이오드(PD)가 형성되고, 게이트전극(15)의 타측에 형성된 스페이서(17)에 정렬되면서 p-에피층(12) 내에 플로팅디퓨젼영역(FD, 19)이 형성된다.
상술한 종래기술에서는, 포토다이오드의 n_-확산층(16)과 p-영역(po-확산층, p-에피층) 간에 역바이어스가 걸리면, n_-확산층(16)과 p영역의 불순물 농도가 적절히 조절되었을 때 n_-확산층(16)이 완전공핍(Fully Depletion)되면서 n_-확산층(16) 하부에 존재하는 p-에피층(12)과 n_-확산층(16) 상부에 존재하는 po-확산층(18)으로 공핍영역이 확장되는 바, 도펀트 농도가 상대적으로 낮은 p-에피층(12)으로 보다 많은 공핍층 확장이 일어난다.
이러한 포토다이오드(PD)를 갖는 이미지센서에서는 포토다이오드(PD)에 저장되었던 전자(e)를 포토다이오드(PD)로부터 꺼내어 전기적 출력신호(전압 또는 전류)를 얻게 되는 바, 최대 출력신호는 포토다이오드(PD)로부터 꺼낼 수 있는 전자의 수와 직접적으로 비례하기 때문에, 출력신호를 증가시키기 위해서는 빛에 의해 포토다이오드(PD) 내에서 생성 및 저장되는 전자의 수를 증가시켜야 한다.
따라서, 포토다이오드(PD)의 공핍층에서 발생된 전자가 전기적 신호(전압 또는 전류)로 변환되는데, 표면으로부터 깊은 곳까지 폭넓게 공핍층이 형성될 수 있도록 표면층(po-확산층)의 도펀트 농도가 하부층(n_-확산층 및 p-에피층)의 도펀트 농도보다 훨씬 높도록 이온주입을 하게 된다.
상기와 같은 도 1의 CMOS 이미지센서는 입사광이 입사될 때, 공핍층인 n--확산층(16)에서 전자-홀 쌍(Electron Hole Pair; EHP)이 발생하는데 이중 홀(H)은 p++-기판(11)으로 빠져나가게 되고 전자(e)가 축적되어 있다가 트랜스퍼트랜지스터(Tx)를 통하여 플로팅디퓨전영역(FD, 19)으로 이동하여 이미지 데이터화된다.
그러나, 상술한 종래기술은 다음과 같은 문제점이 있다.
첫째, 도 2a에 도시된 바와 같이, 종래기술은 필드산화막(13)의 에지에는 필드산화막(13)의 산화공정시 결정 결함(crystalline defects)이 주로 발생하는데, 이러한 결정결함으로는 포인트 결함(point defet), 라인 결함(line defect), 면적 결함(area defect), 체적 결함(volume defect) 등이 있다.
따라서, 필드산화막(13) 하부의 필드스톱층(14)이 p형 불순물로 필드산화막(13)의 에지를 충분히 감싸주지 못하는 경우에는, 광이 입사되지 않은 상태에서 이들 결함들에 의해 전하(e-)가 생성되어 n_-확산층(16)에 저장됨에 따라 포토다이오드(PD)로부터 플로팅디퓨젼영역(FD, 19)으로 암전류(Dark current; D)가 흐르는 문제점이 있다.
둘째, 도 2b에 도시된 바와 같이, 종래 기술은 실리콘층인 po-확산층(18) 표면에서는 실리콘(Si) 하나에 산소(O) 두개가 붙어있어야(O-Si-O) 안정적인 상태를 유지할 수 있는데, 여러번의 식각 공정이나 불순물 이온주입공정으로 po-확산층(18) 표면의 결합이 손상되어 (-Si-O)나 (-Si-)의 댕글링본드(dangling bond; db)가 발생된다.
이로써, 광이 입사되지 않은 상태에서 po-확산층(18) 표면의 댕글링본드(db)에 의해 전하(e-)가 생성되어 n_-확산층(16)에 저장됨에 따라 포토다이오드(PD)로부터 플로팅디퓨젼영역(FD, )으로 암전류(Dark current; D)가 흐르는 문제점이 있다.
다시 말하면, 광이 입사되는 경우에만 포토다이오드의 공핍층(n_-확산층)에서 전하(e-)가 생성 및 저장된 후 플로팅디퓨젼영역으로 전하가 이동되어 전류가 흘러야 하나, po-확산층(18) 표면의 댕글링 본드(-Si-O 또는 -Si-)(db)는 광에 의한 입력이 없어도 열적으로 전하를 발생시키기 쉬운 상태에 있으므로 댕글링본드(db)가 다수 존재하면 빛이 없는 어두운 상태에서도 이미지센서가 마치 광이 들어오는 듯한 반응을 보이는 비정상상태를 보인다.
결국, 도 2a 및 도 2b에서 발생된 암전류(D)가 플로팅디퓨젼영역(FD)으로 전달되는 경우 이미지센서의 화질을 저하시키는 문제점이 있다.
셋째, 도 2c에 도시된 바와 같이, 종래기술은 외부에서 강한 광이 오랜 시간동안 조사되면 포토다이오드의 용량을 초과할만큼의 전하(e-)가 생성되고, 이러한 초과 생성된 전하들은 포토다이오드에 저장되지 못하고 인접 단위화소로 유입됨에 따라 크로스토크(crosstalk) 또는 화면상에서 뿌옇게 번지는 블루밍(blooming) 현상이 발생되는 단점이 있다.
이때, 포토다이오드의 깊은 n--확산층(16) 아래의 p++-기판(11)으로 이동된 초과 생성된 전하(e-)들은 p++-기판(11)내 정공들(h+)과 재결합(recombination)을 통해 소모되지만, n--확산층(16)과 p++-기판(11)과의 거리(x), 즉 전하들의 mfp(mean free path)가 길 경우에는 p++-기판(11)으로 흡수되지 못하고 p-에피층을 따라 인접한 단위화소로 이동할 가능성이 크다.
다시 말하면, p-에피층(12)의 정공 농도가 낮으므로 과조사 상태에서 발생하는 초과 생성된 전하들은 충분히 재결합되지 못한다.
결국, 모든 단위화소는 p-에피층(12)에 의해 연결되어 있으므로 일부 단위화소에서의 과도한 광조사에 의한 초과 전하들은 인접 단위화소들의 포토다이오드뿐만 아니라 플로팅디퓨젼영역, 드라이브트랜지스터의 소스/드레인 등의 활성영역으로 이동하여 크로스토크(crosstalk) 현상을 유발하는 문제가 있다.
결국, 단위화소간 크로스토크가 단위화소 하단의 p-에피층을 경로로 하여 발생하므로 이를 방지하기 위한 방법이 요구되고 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 필드산화막의 에지에 발생된 결함 및 실리콘층 표면의 댕글링본드에 의한 암전류 발생을 억제하는데 적합한 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 초과 생성된 전하들에 의한 단위화소간 크로스토크 및 블루밍 현상을 방지하는데 적합한 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 CMOS 이미지센서의 구조 단면도,
도 2a는 종래기술의 결정결함에 의한 암전류 발생을 도시한 도면,
도 2b는 종래기술의 댕글링본드에 의한 암전류 발생을 도시한 도면,
도 2c는 종래기술의 초과 생성된 전하의 이동을 도시한 도면,
도 3은 본 발명의 실시예에 따른 CMOS 이미지센서의 구조 단면도,
도 4a 내지 도 4e는 도 3에 도시된 CMOS 이미지센서의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : p++-기판 22 : p-에피층
23 : 필드스톱층 24 : 필드산화막
25 : 게이트산화막 26 : 폴리실리콘막
27 : 텅스텐실리사이드막 30 : n--확산층
31 : 스페이서 32 : po-확산층
35 : n+-플로팅디퓨젼영역
상기의 목적을 달성하기 위한 본 발명의 이미지센서는, 제1도전형 기판, 상기 기판상의 제1도전형 반도체층, 상기 반도체층의 소정 부분에 형성된 필드산화막, 상기 반도체층상의 게이트전극, 상기 필드산화막의 에지와 상기 게이트전극의 일측 에지에 정렬되되 상기 게이트전극 하부에서 선택적으로 채널링을 일으키는 채널링영역을 갖는 상기 반도체층내의 제2도전형 제1확산층, 상기 필드산화막의 에지를 감싸며 상기 게이트전극의 일측 에지로부터 소정 간격을 두고 정렬된 상기 제1확산층내의 제1도전형 제2확산층, 및 상기 게이트전극의 타측 에지로부터 소정 간격을 두고 정렬된 상기 반도체층내의 제2도전형 제3확산층을 포함하여, 상기 제1확산층에 저장된 광전하를 상기 제3확산층으로 전송하는 것을 특징으로 한다.
그리고, 본 발명의 이미지센서의 제조 방법은 제1도전형 기판상에 제1도전형 반도체층을 성장시키는 단계, 상기 반도체층의 소정 부분에 필드산화막을 형성하는 단계, 상기 반도체층의 활성영역상에 게이트전극과 선택적으로 불순물을 통과시키는 희생막패턴의 순서로 적층된 적층막을 형성하는 단계, 상기 필드산화막의 에지와 상기 적층막의 일측 에지에 정렬되되 상기 게이트전극 하부의 상기 반도체층내에서 선택적으로 채널링을 일으키는 제2도전형 제1확산층을 형성하는 단계, 상기 제1확산층내에 상기 필드산화막의 에지를 감싸며 상기 게이트전극의 일측 에지로부터 소정 간격을 두고 정렬되는 제1도전형 제2확산층을 형성하는 단계, 및 상기 반도체층의 활성영역내에 상기 게이트전극의 타측 에지로부터 소정 간격을 두고 정렬되는 제2도전형 제3확산층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 이미지센서를 도시한 구조 단면도이다.
도 3에 도시된 바와 같이, 고농도 p형 불순물이 도핑된 p++기판(21)상에 저농도 p-에피층(22)이 에피택셜 성장되고, p-에피층(22)의 소정 표면상에 폴리실리콘막(26)과 텅스텐실리사이드막(27)의 순서로 적층된 트랜스퍼트랜지스터의 게이트전극이 배치된다.
그리고, 게이트전극의 양측벽에 스페이서(31)가 접속되고, 스페이서(31)의 일측에 정렬되어 p-에피층(22)내에 필드산화막(24)의 에지를 감싸는 깊은 깊이(h2)로 po-확산층(33)이 형성된다.
여기서, po-확산층(33)의 깊이는 p-에피층(22)내에 존재하는 댕글링본드가 n--확산층(30)으로 확산하는 거리보다 깊은 깊이이다.
그리고, po-확산층(33)과 p-에피층(22) 사이에서 매립형 pnp 포토다이오드를 이루는 n--확산층(30)이 po-에피층(22)내에 형성되는데, n--확산층(30)은 일측이 필드산화막(24)의 에지에 정렬되고, 타측은 게이트전극의 일측 에지에 정렬되되 게이트전극 하부의 p-에피층(22) 표면에서는 채널영역으로 소정 폭(d) 확산되고 p-에피층(22)의 깊은 곳에서는 게이트전극의 일측 에지에 정렬된다.
결국, n--확산층(30)이 트랜지스터의 채널영역으로 확산됨에 따라n--확산층(30)은 선택적으로 채널링을 일으키고 이 선택적으로 채널링을 일으키는 확산영역(이하 '채널링영역'이라 약칭함)은 게이트전극의 일측 에지로부터 게이트전극의 중심부분으로 갈수록 면적이 작아지면서 도핑프로파일이 감소한다.
이처럼, 게이트전극의 일측 에지에 정렬되는 n--확산층(30)이 p-에피층(22)의 표면 근처에서 채널영역으로 확산되는 이유는, 저농도 n형 불순물(n_)의 이온주입이 고에너지로 이루어지기 때문이다.
또한, 250keV∼350keV의 고에너지로 불순물을 이온주입하기 때문에 p-에피층(22)내에 p++-기판(21)에 이르는 깊이로 n--확산층(30)이 형성됨에 따라 n--확산층(30)과 p++-기판(21)간의 거리(h1)를 감소시킨다.
그리고, 포토다이오드(PD)를 정렬시키는 게이트전극의 일측과 반대로 게이트전극의 타측에 정렬되어 n+불순물이 도핑된 n+-플로팅디퓨젼영역(35)이 형성된다.
도 3에 도시된 이미지센서는, 포토다이오드를 이루는 공핍층인 n--확산층(30)이 po-에피층(22) 표면 근처에서 채널영역으로 확산한 형태를 가지므로 트랜스퍼트랜지스터의 유효채널길이(effective channel length)를 감소시키고 po-확산층(33)의 확산에 의한 전위장벽을 낮춘다(A). 이로써, 이미지센서의 감도를 개선시킨다.
또한, 필드산화막(24)의 에지를 필드스톱층(23)과 깊은 깊이(h1)를 갖는 po-확산층(33)으로 감싸주므로써 필드산화막(24)의 에지에 발생된 결함으로 인한 암전류를 최소화한다.
또한, p-에피층(22) 표면에 존재하는 댕글링본드를 깊이(h1)를 갖는 po-확산층(33)으로 감싸주므로써 댕글링본드에 의한 암전류를 최소화한다.
또한, p-에피층(22)의 깊은 위치 즉, p++-기판(21)에 이르는 깊이로 n--확산층(30)을 형성하므로써 n--확산층(30)과 p++-기판(21)간의 거리(h2)를 감소시켜, 광의 과조사시 초과 생성된 전하들이 p-에피층(22)을 통해 인접한 단위화소로 이동하지 않고 정공의 농도가 p-에피층(22)보다 훨씬 큰 p++-기판(21)에 흡수되어 정공들(h+)에 의한 재결합이 보다 용이하다.
이로써, 크로스토크 및 블루밍현상을 방지한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 이미지센서의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 고농도 p형 불순물이 도핑된 p++-기판(21)상에 p-에피층(22)을 성장시킨다. 여기서, p-에피층(22)을 성장시키는 이유는, 저농도 p-에피층(22)이 존재하므로 포토다이오드(PD)의 공핍층 깊이를 증가시킬 수 있어우수한 광감도특성을 얻을 수 있고, 포토다이오드(PD)의 공핍층이 도달하지 않는 p++-기판(21) 깊은 곳에서 발생될 수 있는 광전하들의 불규칙한 이동에 의한 단위화소간 크로스토크 현상을 고농도의 p++-기판(21)의 존재로 광전하들을 재결합시키므로써 방지할 수 있기 때문이다.
다음으로, p-에피층(22)의 필드산화막이 형성될 부분에 고농도 p형 불순물(p+)을 이온주입하여 필드스톱층(23)을 형성한 후, 필드스톱층(23)이 형성된 p-에피층(22) 표면에 LOCOS 공정을 이용한 필드산화막(24)을 형성한다.
도면에 도시되지 않았지만, 필드스톱층(23) 및 필드산화막(24)을 형성하는 방법은, 먼저 p-에피층(22)상에 패드산화막과 패드질화막을 차례로 증착한 후 소자분리마스크(iso mask)을 이용하여 패드질화막과 패드산화막을 동시에 식각하여 필드산화막이 형성될 p-에피층(22)의 표면을 노출시킨다.
그리고, 소자분리마스크나 추가 이온주입마스크를 이용하여 노출된 p-에피층(22)에 고농도 p형 불순물(p+), 예컨대 보론(B11)을 이온주입하여 필드스톱층(23)을 형성한 후, 필드스톱층(23)상에 LOCOS 공정을 진행하여 필드산화막(24)을 성장시킨다.
한편, 필드스톱층(23)을 형성하기 위한 불순물의 이온주입시, 틸트없이 불순물을 주입하거나 틸트각을 주면서 회전(rotation) 또는 트위스트(twist)시켜 이온주입할 수 있다.
이처럼, 틸트 및 회전을 주면서 불순물을 이온주입하면, 틸트 및 회전없이 이온주입하여 형성하는 경우에 비해 필드스톱층(24)이 후속 포토다이오드가 형성될 활성영역으로 확산하며 필드산화막(24)의 에지에서 발생되는 결함들을 감싸줄 수 있다.
상술한 바와 같은 공정에 의해 필드스톱층(23)과 필드산화막(24)을 형성한 후, p-에피층(22)상에 게이트산화막(25)을 형성하고, 게이트산화막(25)상에 폴리실리콘막(26), 텅스텐실리사이드막(27) 및 희생산화막(28)을 차례로 증착한다.
이때, 폴리실리콘막(26)과 텅스텐실리사이드막(27)은 후속 포토다이오드의 n--확산층을 형성하기 위한 이온주입이 고에너지로 이루어지므로 각각 1500Å∼2000Å, 1000Å∼1500Å의 두께로 형성된다.
계속해서, 희생산화막(28), 텅스텐실리사이드막(27), 폴리실리콘막(26) 및 게이트산화막(25)을 동시에 패터닝하여 단위화소의 트랜지스터들, 예컨대 트랜스퍼트랜지스터의 게이트전극을 형성한다.
도 4b에 도시된 바와 같이, 희생산화막(28)을 전면식각하여 볼록(convex)한 표면을 갖는 희생산화막패턴(28a)을 형성한다.
예컨대, 희생산화막패턴(28a)은 전면식각후 식각프로파일이 통상적인 볼록 렌즈의 형태를 갖는데, 게이트전극의 양끝단으로 갈수록 그 두께가 감소한다.
한편, 게이트산화막(25)을 게이트전극 패터닝시 동시에 패터닝하였으나, 희생산화막(28)의 전면식각시 동시에 식각할 수 있다.
도 4c에 도시된 바와 같이, 희생산화막패턴(28a)을 포함한 전면에 감광막을도포한 후, 감광막을 선택적으로 패터닝하여 고에너지로 저농도 n형 불순물(n-)을 이온주입하기 위한 제1마스크(29)를 형성한다.
이 때, 제1마스크(29)의 일측면은 희생산화막패턴(28a)을 포함한 게이트전극의 중앙에 정렬되고 타측면은 포토다이오드(PD) 내부로 들어오는 부분없이 필드산화막(24)상의 소정 부분에 정렬되어 포토다이오드가 형성될 p-에피층(22) 표면을 노출시킨다.
다음으로, 제1마스크(29)를 이온주입마스크로 하여, 고에너지로 저농도 n형 불순물(n_)을 이온주입하여 p-에피층(22)내에 p++-기판(21)에 근접하는 위치까지의 깊이를 갖는 n_-확산층(30)을 형성한다.
이때, n--확산층(30)은 일측이 필드산화막(24)의 에지에 정렬되고, 타측은 게이트전극의 일측 에지에 정렬되되 게이트전극 하부의 p-에피층(22) 표면에서는 채널영역측으로 소정 폭(d) 확산되고 p-에피층(22)의 깊은 곳에서는 게이트전극의 일측 에지에 정렬된다.
이처럼, 게이트전극의 일측 에지에 정렬되는 n--확산층(30)이 p-에피층(22)의 표면 근처에서 채널영역으로 확산되는 이유는, 저농도 n형 불순물(n_)의 이온주입이 고에너지로 이루어지기 때문이다.
즉, n--확산층(30)을 형성하기 위한 이온주입에너지를 250keV∼350keV로 가져가면 희생산화막패턴(28a)의 식각프로파일 특성에 좌우되어 게이트전극을 통과하는 불순물의 양이 결정되기 때문이다.
다시 말하면, 250keV∼350keV의 고에너지는 폴리실리콘막과 텅스텐실리사이드막으로 이루어진 게이트전극을 통과할 수 있는 에너지로서, 희생산화막패턴()의 중심부분 및 이 중심부분 하부의 게이트전극은 통과하지 못하고, 모서리 부분으로 갈수록 통과하는 에너지량이 증가한다.
이로써, 게이트전극의 일측 에지에 정렬되는 n--확산층(30)의 일측이 게이트전극의 일측 하부의 p-에피층(22)의 표면에서 트랜스퍼트랜지스터의 채널영역으로 확산하는 형태를 가진다.
한편, 250keV∼350keV의 고에너지로 불순물을 이온주입하기 때문에 6㎛∼7㎛의 두께를 갖는 p-에피층(22)내에 p++-기판(21)에 이르는 깊이(4㎛∼5㎛)로 n--확산층(30)을 형성할 수 있어 n--확산층(30)과 p++-기판(21)간의 거리(h1)를 감소시킬 수 있다.
결국, 광의 과조사시 초과 생성된 전하들이 p-에피층(22)을 통해 인접한 단위화소로 이동하지 않고 정공의 농도가 p-에피층(22)보다 훨씬 큰 p++-기판(21)에 흡수되어 정공들(h+)에 의한 재결합이 보다 용이하다.
한편, n--확산층(30)을 깊게 형성하면 감도 또는 전하전송효율(ChargeTransfer Efficiency; CTE)의 저하를 초래할 수 있는데, 게이트전극의 일측 에지에 정렬되는 n--확산층(30)을 p-에피층(22) 표면 근처에서 채널영역으로 확산시켜 선택적 n--채널링(selective deep n-channeling)을 유도하여 감도 또는 전하전소효율 저하를 보상해준다.
결국, 선택적 n--채널링(selective deep n-channeling)에 의해 트랜스퍼트랜지스터의 전류구동력을 증대시킨다.
상술한 공정에 의해 n--확산층(30)이 필드산화막(24)의 에지와 게이트전극의 일측 에지에 정렬되므로 종래 n--확산층을 형성하기 위한 레티클의 수정없이 그대로 적용가능하다.
따라서, 레티클의 수정없이 n--확산층(30)을 형성하면, 새로운 레티클 제작이 필요없어 비용이 절감되며, n--확산층(30)이 정렬되므로 마스크 오버레이 마진 확보가 가능하다.
도 4d에 도시된 바와 같이, 제1마스크(29)를 스트립(strip)한 후, 희생산화막패턴(28a)을 제거한다.
다음으로, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 게이트전극의 양측벽에 접하는 스페이서(31)를 형성한다.
계속해서, 스페이서(31) 형성후 노출된 결과물상에 감광막을 도포하고 노광및 현상으로 패터닝하여 제2마스크(32)를 형성한 후, 제2마스크(32)에 의해 노출된 po-에피층(22), 자세히는 n--확산층(30)에 저에너지의 p형 불순물(po)을 이온주입하여 n_-확산층(29)내에 po-확산층(33)을 형성한다.
이때, po-확산층(33)을 형성하기 위한 p형 불순물(po)은 100keV∼130keV의 이온주입에너지로 이온주입되며, 이로 인해 필드산화막(24)의 에지를 완전히 감쌀 수 있는 깊이(h2)를 갖는 po-확산층(33)이 형성된다.
상술한 p형 불순물(po)의 이온주입을 통해 po-확산층(33)과 n_-확산층(30)으로 이루어지는 얕은(shallow) pn 접합이 형성되고, p-에피층(22)/n--확산층(30)/po-확산층(33)으로 이루어지는 깊은 매립형 pnp 포토다이오드(Deeply Buried Photodiode; DBPD)가 형성된다.
아울러, po-확산층(33)이 깊어짐에 따라 이미지센서의 다이내믹레인지(dynamic range)를 보상하기 위해 n--확산층(30)을 깊게 형성시켰기 때문에 매우 깊이 매립된 형태의 포토다이오드가 된다.
도 4e에 도시된 바와 같이, 제2마스크(32)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트전극의 타측에 노출된 p-에피층(33)을 노출시키는 제3마스크(34)를 형성한다.
다음으로, 제3마스크(34)를 이온주입마스크로 고농도 n형 불순물(n+)을 이온주입하여 n+-플로팅디퓨젼영역(35)을 형성한다.
본 발명의 실시예에서는 LOCOS 공정에 의한 필드산화막을 예로 들었으나, STI(Shallow Trench Isolation) 구조의 필드산화막을 갖는 이미지센서에도 적용 가능하다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 암전류를 최대한 방지하므로써 이미지센서의 화질을 향상시킬 수 있으며, 암전류 발생에 의한 수율 저하를 방지하여 수율향상을 구현할 수 있는 효과가 있다.
또한, 인접한 단위화소간 크로스토크 또는 블루밍 현상을 방지할 수 있는 효과가 있다.

Claims (11)

  1. 제1도전형 기판;
    상기 기판상의 제1도전형 반도체층;
    상기 반도체층의 소정 부분에 형성된 필드산화막;
    상기 반도체층상의 게이트전극;
    상기 필드산화막의 에지와 상기 게이트전극의 일측 에지에 정렬되되 상기 게이트전극 하부에서 선택적으로 채널링을 일으키는 채널링영역을 갖는 상기 반도체층내의 제2도전형 제1확산층;
    상기 필드산화막의 에지를 감싸며 상기 게이트전극의 일측 에지로부터 소정 간격을 두고 정렬된 상기 제1확산층내의 제1도전형 제2확산층; 및
    상기 게이트전극의 타측 에지로부터 소정 간격을 두고 정렬된 상기 반도체층내의 제2도전형 제3확산층을 포함하여,
    상기 제1확산층에 저장된 광전하를 상기 제3확산층으로 전송하는 것을 특징으로 하는 이미지센서.
  2. 제1항에 있어서,
    상기 제1확산층의 채널링영역은, 상기 게이트전극의 일측 에지로부터 게이트전극의 중심부분으로 갈수록 면적이 작아지는 것을 특징으로 하는 이미지센서.
  3. 제1항에 있어서,
    상기 제1확산층은 상기 기판에 이르는 거리를 두고 상기 반도체층의 깊은 위치까지 연장되되, 상기 거리는 상기 제1확산층에 저장된 광전하가 상기 기판으로 모두 흡수되는 거리임을 특징으로 하는 이미지센서.
  4. 제1항에 있어서,
    상기 필드산화막 하부에 상기 필드산화막과 동일한 폭을 갖는 필드스톱층이구비되되, 상기 필드스톱층의 에지는 상기 제2확산층의 일측 에지에 접하는 것을 특징으로 하는 특징으로 하는 이미지센서.
  5. 제1항에 있어서,
    상기 제2확산층은 상기 반도체층 표면의 댕글링본드가 상기 제1확산층으로 확산하는 거리보다 깊은 깊이를 갖는 것을 특징으로 하는 이미지센서.
  6. 제1도전형 기판상에 제1도전형 반도체층을 성장시키는 단계;
    상기 반도체층의 소정 부분에 필드산화막을 형성하는 단계;
    상기 반도체층의 활성영역상에 게이트전극과 선택적으로 불순물을 통과시키는 희생막패턴의 순서로 적층된 적층막을 형성하는 단계;
    상기 필드산화막의 에지와 상기 적층막의 일측 에지에 정렬되되 상기 게이트전극 하부의 상기 반도체층내에서 선택적으로 채널링을 일으키는 제2도전형 제1확산층을 형성하는 단계;
    상기 제1확산층내에 상기 필드산화막의 에지를 감싸며 상기 게이트전극의 일측 에지로부터 소정 간격을 두고 정렬되는 제1도전형 제2확산층을 형성하는 단계; 및
    상기 반도체층의 활성영역내에 상기 게이트전극의 타측 에지로부터 소정 간격을 두고 정렬되는 제2도전형 제3확산층을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 이미지센서의 제조 방법.
  7. 제6항에 있어서,
    상기 제1확산층을 형성하는 단계는,
    250keV∼350keV의 이온주입에너지로 이루어지되, 상기 희생막패턴의 중심부분 및 이 중심부분 하부의 상기 게이트전극은 통과하지 못하고, 상기 희생막패턴의 모서리 부분으로 갈수록 통과하는 에너지량이 증가하는 것을 특징으로 하는 이미지센서의 제조 방법.
  8. 제1항 또는 제7항에 있어서,
    상기 희생막패턴은 볼록한 형태의 산화막인 것을 특징으로 하는 이미지센서의 제조 방법.
  9. 제1항에 있어서,
    상기 적층막을 형성하는 단계는,
    상기 반도체층의 활성영역상에 게이트전극용 도전막과 희생막을 차례로 형성하는 단계;
    상기 희생막과 상기 도전막을 동시에 패터닝하여 상기 게이트전극과 상기 희생막패턴의 적층막을 형성하는 단계; 및
    상기 희생막패턴을 전면 식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 이미지센서의 제조 방법.
  10. 제1항에 있어서,
    상기 제2확산층을 형성하는 단계는,
    100keV∼130keV의 이온주입에너지로 이루어짐을 특징으로 하는 이미지센ㅅ거의 제조 방법.
  11. 제1항에 있어서,
    상기 제2확산층을 형성하는 단계는,
    상기 제1확산층을 노출시키는 마스크를 형성하는 단계; 및
    상기 마스크를 이온주입마스크로 하여 p형 불순물을 이온주입하는 단계
    를 포함하여 이루어짐을 특징으로 하는 이미지센서의 제조 방법.
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