KR20030055374A - A system for clock synchronization between switch boards with redundancy and line boards - Google Patents

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Abstract

PURPOSE: A system for clock synchronization between a dual switch board and a line connection board is provided, which achieves clock synchronization between the switch board and the line connection board, and supplies a stable clock to each line connection board. CONSTITUTION: The system comprises two dual switch boards(210,220) performing switching according to a switching signal and a plurality of line connection boards(230,240) connected to the switch boards by a signal line to transmit a synchronous clock. Each switch board includes a switching part(211,221) performing switching according to the switching signal and generating a control signal indicating dual state by exchanging the dual control signal between each switch board, and a synchronous clock circuit part(212,222) generating a self clock using a clock generated by an external synchronous reference clock or a clock generated by self oscillation and then supplying it to the switching part. The synchronous clock circuit part generates a synchronous clock using the clock generated by self oscillation or the external synchronous reference clock only when the present switching board is in an active state, and supplies the generated synchronous clock to the plurality of line connection boards through the signal line.

Description

이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템{A SYSTEM FOR CLOCK SYNCHRONIZATION BETWEEN SWITCH BOARDS WITH REDUNDANCY AND LINE BOARDS}A SYSTEM FOR CLOCK SYNCHRONIZATION BETWEEN SWITCH BOARDS WITH REDUNDANCY AND LINE BOARDS}

본 발명은 클럭 동기장치에 관한 것으로서, 더욱 상세하게는 이중화된 구조의 스위치 보드와 복수의 라인 접속 보드 사이에서 클럭 동기화를 구현한 시스템에관한 것이다.The present invention relates to a clock synchronization device, and more particularly, to a system implementing clock synchronization between a switch board having a redundant structure and a plurality of line connection boards.

이중화된 구조의 스위치 보드와 라인 접속 보드를 갖는 시스템, 예를 들어 비동기 전송 모드(ATM : Asynchronous Transfer Mode) 교환 시스템에서는, 스위치 보드와 복수의 라인 접속 보드 사이의 클럭 동기화가 필요하다.In a system having a redundant switch board and a line connection board, for example, an Asynchronous Transfer Mode (ATM) switching system, clock synchronization between the switch board and a plurality of line connection boards is required.

종래에는, 시스템 내에 동기 클럭을 제공하기 위하여, 클럭 발생 및 분배 보드를 별도로 구비하여 스위치 보드와 라인 접속 보드에 동기 클럭을 공급하고, 상기 클럭 발생 보드와 클럭 분배 보드를 케이블 또는 보드 내의 배선 패턴을 이용하여 연결하는 방식이 사용되고 있다. 이러한 공지 기술은 대한민국 특허공개 제2000-41887호(공개일자 : 2000년 7월 15일)에 공개된 바 있다. 이하, 도 1을 참조하여 상기 공지 기술에 대해 설명한다.Conventionally, in order to provide a synchronous clock in a system, a clock generation and distribution board is separately provided to supply a synchronous clock to a switch board and a line connection board, and the clock generation board and the clock distribution board are connected to a cable or a wiring pattern in the board. The connection method is used. This known technology has been published in Korean Patent Publication No. 2000-41887 (published date: July 15, 2000). Hereinafter, the known technology will be described with reference to FIG. 1.

도 1에는 종래의 클럭 동기장치의 회로 구성이 도시되어 있다.1 shows a circuit configuration of a conventional clock synchronizer.

상기 도 1에 도시되어 있듯이, 종래의 클럭 동기장치는 클럭 발생 보드(101) 및 2개의 클럭 발생 및 분배 보드(102, 103)로 이루어져 있다. 상기 클럭 발생 및 분배 보드(102, 103)는 하나의 보드에 통합될 수도 있고, 케이블이나 배선패턴으로 서로 연결된 별도의 보드로 구성될 수도 있다. 상기 도 1에서는 하나의 보드에 통합된 경우가 예시되고 있다.As shown in FIG. 1, the conventional clock synchronizing apparatus includes a clock generation board 101 and two clock generation and distribution boards 102 and 103. The clock generation and distribution boards 102 and 103 may be integrated into one board or may be configured as separate boards connected to each other by a cable or a wiring pattern. In FIG. 1, the case of being integrated into one board is illustrated.

상기 클럭 발생 보드(101)는 외부로부터 입력되는 외부동기 기준클럭으로 동기 기준클럭을 발생시키며, 상기 동기 기준클럭을 상기 클럭 발생 및 분배 보드(102, 103)에 공급한다. 시스템 환경상, 외부동기 기준클럭이 입력되지 않을 경우에는, 상기 클럭 발생 보드(101)의 내부에 클럭 발생기를 구비하여 외부동기기준클럭을 입력받지 않고 자체의 클럭으로 동기 기준클럭을 발생시킬 수도 있다. 상기 클럭 발생 및 분배 보드(102, 103)는 상기 동기 기준클럭을 이용하여 동기클럭을 발생시키고, 이를 각 스위치 보드와 복수의 라인 접속 보드에 공통으로 공급함으로써 스위치 보드와 복수의 라인 접속 보드 사이에서 클럭 동기화가 이루어질 수 있도록 한다.The clock generation board 101 generates a synchronization reference clock as an external synchronization reference clock input from the outside, and supplies the synchronization reference clock to the clock generation and distribution boards 102 and 103. In the system environment, when the external synchronization reference clock is not input, a clock generator may be provided inside the clock generation board 101 to generate the synchronization reference clock with its own clock without receiving the external synchronization reference clock. The clock generation and distribution boards 102 and 103 generate the synchronous clocks using the synchronous reference clocks, and supply them to the switch boards and the plurality of line connection boards in common. Allow clock synchronization.

그러나, 상기 설명된 종래의 클럭 동기장치는 시스템 내에 별도의 보드 형태로 설치됨으로써, 클럭 발생 블록에서 장애가 발생하면, 스위치 보드와 라인 접속 보드에 클럭이 공급되지 않는다고 하는 문제가 있다. 또한, 스위치 보드 등을 이중화시키는 경우에, 클럭 동기화를 위한 별도의 보드를 제작해야 되므로, 시스템의 제조비용이 상승한다는 문제가 있다.However, the conventional clock synchronizing apparatus described above has a problem in that the clock is not supplied to the switch board and the line connection board when a failure occurs in the clock generation block by being installed in a separate board form in the system. In addition, in the case of duplexing the switch board and the like, since a separate board for clock synchronization must be manufactured, there is a problem that the manufacturing cost of the system increases.

한편, 이중화 구조를 가진 보드에 각각 클럭 발생 장치를 구성하고, 보드 탈장 또는 실장시 이를 감지하여 클럭을 공급함으로써 이중화 보드의 실장 또는 탈장이 있더라도 클럭을 안정적으로 시스템에 공급할 수 있는 방법이 제안되어 있다. 이러한 종래 기술은 대한민국 특허공개 제2000-32961호(공개일자 : 2000년 6월 15일)에 공개된 바 있다. 그러나, 상기 방법에서는 보드의 탈장 또는 실장에 중점이 두어져 있을 뿐, 보드 내의 상태나 외부의 명령을 감지할 수 없는 문제점이 있다.On the other hand, by configuring a clock generator on each board having a redundant structure, and by detecting the board when mounting or mounting the board, a method has been proposed to stably supply the clock even if the redundant board is mounted or mounted. . This prior art has been disclosed in Korean Patent Publication No. 2000-32961 (published date: June 15, 2000). However, in the above method, only the emphasis is placed on the mounting or mounting of the board, and there is a problem in that a state in the board or an external command cannot be detected.

본 발명은 상기한 바와 같은 기술적 배경 하에 이루어진 것으로서, 이중화 구조를 갖는 스위치 보드와 이 스위치 보드에 각각 연결된 복수의 라인 접속 보드를 갖는 시스템에서 상기 스위치 보드와 라인 접속 보드 사이의 클럭 동기화를 구현할 수 있으며, 상기 이중화된 각 스위치 보드 내에 동기클럭 발생부, 동기클럭 공급부 및 동기클럭 선택부를 구비하여 상기 각 라인 접속 보드에 안정된 클럭을 공급할 수 있는 시스템을 제공하는 것을 목적으로 한다.The present invention has been made under the technical background as described above, and in a system having a switch board having a redundant structure and a plurality of line connection boards connected to the switch board, the clock synchronization between the switch board and the line connection board can be implemented. Another object of the present invention is to provide a system capable of supplying a stable clock to each of the line connection boards by including a synchronization clock generator, a synchronization clock supply unit, and a synchronization clock selector in each of the redundant switch boards.

도 1은 종래의 클럭 동기장치의 회로 구성도.1 is a circuit diagram of a conventional clock synchronizer.

도 2는 본 발명에 따른 클럭 동기장치의 회로 구성도.2 is a circuit diagram of a clock synchronizing apparatus according to the present invention;

도 3은 상기 도 2에 도시된 동기클럭 회로부의 상세 구성도.3 is a detailed configuration diagram of a synchronous clock circuit shown in FIG. 2;

도 4는 상기 도 3에 도시된 동기 클럭 공급부의 실제 구현예를 나타낸 상세 구성도.4 is a detailed block diagram showing an actual implementation of the synchronous clock supply unit shown in FIG.

도 5는 본 발명의 클럭 동기장치에서 사용되는 주요 신호들의 파형도.5 is a waveform diagram of major signals used in the clock synchronizer of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

210, 220 : 스위치 보드 230, 240 : 라인 접속 보드210, 220: switch board 230, 240: line connection board

211, 221 : 스위칭부 212, 222 : 동기클럭 회로부211 and 221: switching unit 212 and 222: synchronous clock circuit unit

상기한 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,

절체신호에 따라 스위칭을 수행하는 두 개의 이중화된 스위치 보드와, 동기클럭을 전송하기 위한 신호선에 의해 상기 두 개의 스위치 보드에 각각 연결된 복수의 라인 접속 보드로 이루어진 시스템에 있어서,In a system consisting of two redundant switch boards for switching in accordance with a transfer signal and a plurality of line connection boards connected to the two switch boards by signal lines for transmitting synchronous clocks,

상기 각 스위치 보드는,Each switch board,

절체신호에 따라 스위칭을 수행하고, 이중화 제어신호를 상기 각 스위치 보드 사이에서 교환하여 이중화 상태를 나타내는 제어신호를 생성하는 스위칭부; 및A switching unit which performs switching according to a switching signal and generates a control signal indicating a redundancy state by exchanging redundancy control signals between the switch boards; And

외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 자체클럭을 생성하고 이를 상기 스위칭부에 공급하며, 상기 스위칭부에서 생성된 제어신호를 판단하여 현재의 스위치 보드가 액티브 상태인 경우에만 상기 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 동기클럭을 생성하고, 상기 생성된 동기클럭을 상기 신호선을 통해 복수의 라인 접속 보드에 공급하는 동기클럭 회로부를 포함하는 것을 특징으로 한다.Generates its own clock using an external synchronous reference clock or a clock generated by its own oscillation and supplies it to the switching unit, and judges the control signal generated by the switching unit only when the current switch board is active. And a synchronization clock circuit unit configured to generate a synchronization clock using the external synchronization reference clock or a clock generated by oscillation by itself, and supply the generated synchronization clock to a plurality of line connection boards through the signal line. do.

상기한 본 발명에 따르면, 스위치 보드의 상태를 나타내는 상기 제어신호에 따라 액티브 상태인 스위치 보드에서만 기준클럭을 이용하여 동기클럭이 생성되며, 상기 생성된 동기클럭이 복수의 라인 접속 보드에 공급되도록 한다. 따라서, 상기이중화된 스위치 보드와 복수의 라인 접속 보드 사이에서 클럭 동기화가 달성될 수 있으며, 동기클럭의 안정된 공급이 가능해진다.According to the present invention, a synchronous clock is generated using a reference clock only in a switch board that is active according to the control signal indicating a state of the switch board, and the generated synchronous clock is supplied to a plurality of line connection boards. . Therefore, clock synchronization can be achieved between the redundant switch board and the plurality of line connection boards, and stable supply of the synchronous clock is possible.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2에는 본 발명에 따른 클럭 동기장치의 회로 구성이 도시되어 있다.2 shows a circuit configuration of the clock synchronizing apparatus according to the present invention.

상기 도 2에 도시되어 있듯이, 본 발명에 따른 클럭 동기장치는 2개의 스위치 보드(210, 220)와 N개의 라인 접속 보드(230, 240)로 이루어져 있다. 상기 각 스위치 보드(210, 220)는 스위칭부(211, 221)와 동기클럭 회로부(212, 222)로 구성되어 있다. 상기 두 스위치 보드(210, 220)는 이중화 구조를 가지기 때문에, 어느 하나가 액티브(active) 상태일 경우, 다른 하나는 스탠바이(standby) 상태가 된다.As shown in FIG. 2, the clock synchronizing apparatus according to the present invention includes two switch boards 210 and 220 and N line connection boards 230 and 240. Each switch board 210 and 220 includes a switching unit 211 and 221 and a synchronous clock circuit unit 212 and 222. Since the two switch boards 210 and 220 have a redundant structure, when one is in an active state, the other is in a standby state.

상기 2개의 스위치 보드(210, 220) 내에 있는 각 스위칭부(211, 221)에는 외부절체신호와 내부절체신호가 입력되며, 이들 절체신호에 따라 고유의 스위칭 기능이 수행된다. 도면에 도시되지 않았지만, 상기 각 스위칭부(211, 221)는 스위칭을 제어하기 위한 회로를 내장하고 있다. 상기 두 스위치 보드(210, 220)는 서로 이중화 제어신호를 교환하며, 상기 이중화 제어신호에 따라 자신의 보드가 액티브(active) 상태인지 스탠바이(standby) 상태인지를 결정한다. 또한, 상기 외부절체신호와 내부절체신호가 입력되면, 소정의 이중화 알고리즘에 따라 각 스위치 보드는 자신의 상태를 결정한다. 상기 외부절체신호로는 외부에 있는 프로세서(processor)로 입력되는 절체신호 등이 사용될 수 있고, 상기 내부절체신호로는 스위치 보드 내에 존재하는 절체스위치(도시하지 않음)에서 발생하는 신호 등이 사용될 수 있다.The external switching signal and the internal switching signal are input to each of the switching units 211 and 221 in the two switch boards 210 and 220, and a unique switching function is performed according to these switching signals. Although not shown in the drawings, each of the switching units 211 and 221 includes a circuit for controlling switching. The two switch boards 210 and 220 exchange redundancy control signals with each other, and determine whether their boards are active or standby according to the redundancy control signal. In addition, when the external transfer signal and the internal transfer signal are input, each switch board determines its own state according to a predetermined duplication algorithm. As the external transfer signal, a transfer signal input to an external processor may be used. As the internal transfer signal, a signal generated from a transfer switch (not shown) existing in a switch board may be used. have.

상기 동기클럭 회로부(212, 222)는 외부에서 동기 기준클럭을 입력받거나 자체적으로 발진(oscillation)에 의해 생성된 클럭을 이용하여 자신이 속한 스위치 보드에서 사용하기 위한 자체클럭과 동기클럭을 생성한다.The synchronous clock circuits 212 and 222 generate a self clock and a synchronous clock for use in a switch board to which the synchronous reference clock is externally received or by using a clock generated by oscillation.

상기 각 클럭을 생성하기 위하여, 상기 동기클럭 회로부(212, 222)는 외부동기 기준클럭을 입력받거나, 오실레이터(oscilator)를 구비하여 여기서 생성된 클럭을 이용하여 상기 각 클럭을 생성하기 위한 기준클럭으로 사용할 수 있다. 즉, 외부에서 동기 기준클럭이 입력되지 않는 시스템 환경일 경우에는, 상기 동기클럭 회로부(212, 222)에 오실레이터를 구비하여 이를 통해 기준클럭을 생성하며, 외부에서 동기 기준클럭이 입력되는 시스템 환경일 경우에는, 상기 입력된 외부동기 기준클럭을 이용하여 기준클럭을 생성한다. 본 실시예에서는, 외부동기 기준클럭이 상기 각 동기클럭 회로부(212, 222)에 입력되는 것으로 가정하고 있다.In order to generate the respective clocks, the synchronous clock circuits 212 and 222 receive an external synchronous reference clock or have an oscillator as a reference clock for generating the respective clocks using the generated clocks. Can be used. That is, in the case of a system environment in which the synchronous reference clock is not input from the outside, the synchronous clock circuit unit 212 and 222 includes an oscillator to generate a reference clock through the system environment, and the synchronous reference clock is input from the outside. In this case, a reference clock is generated using the input external synchronization reference clock. In this embodiment, it is assumed that an external synchronization reference clock is input to each of the synchronization clock circuits 212 and 222.

다시 말해서, 상기 두 스위치 보드(210, 220)에 구비된 동기클럭 회로부(212, 222)는 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 자체클럭을 생성하고, 이를 자신이 속한 스위치 보드의 스위칭부(211, 221)에 공급한다.In other words, the synchronous clock circuits 212 and 222 of the two switch boards 210 and 220 generate their own clocks by using an external synchronous reference clock or a clock generated by the oscillation itself, and these are included in the clocks. It supplies to the switching parts 211 and 221 of a switch board.

또한, 상기 각 동기클럭 회로부(212, 222)는 상기 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 N개의 라인 접속 보드(230, 240)를 위한 동기클럭을 생성하고, 자기가 속한 스위치 보드가 액티브 상태일 경우에, 상기 생성된 동기클럭을 상기 각 라인 접속 보드(230, 240)에 공급한다. 다시 말해서, 상기 각 동기클럭 회로부(212, 222)에서 생성된 자체 클럭은 이중화 알고리즘에 관계없이 자신이 속한 스위치 보드의 스위칭부에 공급되지만, 동기클럭은 자신이 속한 스위치 보드의 상태에 따라 다르다. 즉, 자신이 속한 스위치 보드가 액티브 상태이면, 상기 생성된 동기클럭이 N개의 라인 접속 보드에 공급되고, 자신이 속한 스위치 보드가 스탠바이 상태이면, 상기 생성된 동기클럭이 N개의 라인 접속 보드에 공급되지 않는다. 본 발명에서는, 이중화된 두 스위치 보드에서 N개의 라인 접속 보드에 동기클럭을 전송할 때, 공통의 채널을 공유하여 동기클럭의 전송이 수행된다. 위와 같이 함으로써, 하나의 채널을 이용하여 두 개의 이중화된 스위치 보드(210, 220)에서 N개의 라인 접속 보드로 동기클럭이 전달될 수 있다. 각 라인 접속 보드의 입력측에서 보면, 이중화된 각 스위치 보드의 상태에 따라 입력되는 동기클럭의 소스(source)는 다르지만, 항상 액티브 상태인 스위치 보드에 동기가 맞춰질 수 있다. 이러한 구조하에서는, 시스템 내에 별도의 클럭 보드를 두지 않고도, 이중화된 스위치 보드와 N개의 라인 접속 보드 사이의 클럭 동기화가 이루어질 수 있다.Each of the synchronous clock circuits 212 and 222 generates the synchronous clocks for the N line connection boards 230 and 240 using the clock generated by the external synchronization reference clock or its own oscillation. When the belonging switch board is in an active state, the generated sync clock is supplied to each of the line connection boards 230 and 240. In other words, the clocks generated by each of the synchronous clock circuits 212 and 222 are supplied to the switching unit of the switch board to which they belong regardless of the redundancy algorithm, but the synchronous clock depends on the state of the switch board to which they belong. That is, if the switch board to which it belongs is active, the generated sync clock is supplied to the N line connection boards, and if the switch board to which it belongs is standby, the generated sync clock is supplied to the N line connection boards. It doesn't work. In the present invention, when the synchronous clocks are transmitted to N line access boards in two redundant switch boards, the synchronous clocks are transmitted by sharing a common channel. By doing the above, the synchronization clock can be transferred from the two redundant switch boards 210 and 220 to the N line connection boards using one channel. When viewed from the input side of each line connection board, the source of the synchronous clock input is different depending on the state of each redundant switch board, but the synchronization can be synchronized to the switch board which is always active. Under this structure, clock synchronization between the redundant switch board and the N line connection boards can be achieved without having a separate clock board in the system.

도 3에는 상기 도 2에 도시된 동기클럭 회로부의 상세 구성이 도시되어 있다.3 shows a detailed configuration of the synchronous clock circuit shown in FIG.

상기 도 3에 도시되어 있듯이, 도 2의 동기클럭 회로부는 외부동기 기준클럭 또는 자체적으로 생성된 클럭을 이용하여 기준클럭을 생성하는 동기클럭 발생부(301), 제어신호를 입력받아 동기클럭 발생신호를 생성하는 동기클럭 선택부(303) 및, 상기 기준클럭과 동기클럭 발생신호를 입력받아 자체클럭과 N개의 동기클럭을 생성하는 동기클럭 공급부(302)로 구성된다.As shown in FIG. 3, the synchronous clock circuit unit of FIG. 2 receives a control signal from a synchronous clock generator 301 which generates a reference clock using an external synchronous reference clock or a clock generated by itself, and receives a control signal. And a synchronization clock supply unit 302 for generating its own clock and N synchronization clocks by receiving the reference clock and the synchronization clock generation signal.

앞서 개략적으로 설명한 바와 같이, 상기 동기클럭 발생부(301)는 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 기준클럭을 생성한다. 상기 동기클럭 선택부(303)는 도 2의 스위칭부에서 입력되는 제어신호를 판단하여 동기클럭 발생신호를 생성하고, 생성된 동기클럭 발생신호를 상기 동기클럭 공급부(302)에 전달한다. 상기 제어신호는 현재의 스위치 보드가 액티브 상태인지 스탠바이 상태인지를 나타내는 신호이며, 상기 동기클럭 발생신호는 동기클럭의 발생여부를 명령하는 신호로서, 상기 제어신호의 상태에 따라 자신이 속한 스위치 보드가 액티브 상태일 경우에만 동기클럭을 생성하기 위한 것이다.As outlined above, the sync clock generator 301 generates a reference clock using an external synchronous reference clock or a clock generated by oscillation itself. The sync clock selector 303 determines a control signal input from the switching unit of FIG. 2, generates a sync clock generation signal, and transfers the generated sync clock generation signal to the sync clock supply unit 302. The control signal is a signal indicating whether the current switch board is in an active state or a standby state. The sync clock generation signal is a signal for instructing whether or not a synchronization clock is generated. This is to generate a synchronous clock only when it is active.

상기 동기클럭 공급부(302)는 상기 동기클럭 발생부(301)에서 입력된 기준클럭을 이용하여 자체클럭을 발생시키고, 생성된 자체클럭을 자기가 속한 스위치 보드의 스위칭부에 항상 공급한다. 또한, 상기 동기클럭 공급부(302)는 상기 동기클럭 발생신호의 상태에 따라 동기클럭의 발생여부를 결정한다. 즉, 상기 동기클럭 회로부가 속한 스위치 보드가 액티브 상태이면, 제어신호가 액티브 상태를 나타낼 것이고, 동기클럭 발생신호는 동기클럭의 발생을 명령할 것이므로, 상기 동기클럭 공급부(302)는 상기 동기클럭 발생신호에 의해 기준클럭을 이용하여 N개의 동기클럭을 생성한다. 만약, 상기 동기클럭 회로부가 속한 스위치 보드가 스탠바이 상태이면, 제어신호가 스탠바이 상태를 나타낼 것이고, 동기클럭 발생신호는 동기클럭을 발생하지 말 것을 명령할 것이므로, 상기 동기클럭 공급부(302)는 상기 동기클럭 발생신호에 의해 동기클럭을 생성하지 않는다. 한편, 이중화된 두 스위치 보드에 각각 구비되는 상기 동기클럭 회로부들은 복수의 라인 접속 보드로 제공되는 동기클럭의 신호선을 공유하므로, 신호의 충돌을 방지하기 위하여, 액티브 상태에 있는 스위치 보드의 동기클럭 회로부는 동기클럭을 생성하고, 스탠바이 상태에 있는 스위치 보드의 동기클럭 회로부는 동기클럭을 생성하지 않으며, 상기 동기클럭 회로부가 동기클럭을 생성하지 않는 동안에는, 상기 동기클럭 회로부의 동기클럭 공급부가 출력포트를 하이 임피던스(high impedance) 상태로 유지한다.The synchronous clock supply unit 302 generates its own clock using the reference clock input from the synchronous clock generator 301, and always supplies the generated self clock to the switching unit of the switch board to which the synchronous clock generator belongs. In addition, the sync clock supply unit 302 determines whether to generate a sync clock according to the state of the sync clock generation signal. That is, if the switch board to which the synchronous clock circuit belongs is active, the control signal will indicate the active state, and the synchronous clock generation signal will command the generation of the synchronous clock, so that the synchronous clock supply unit 302 generates the synchronous clock. N synchronization clocks are generated using the reference clock by the signal. If the switch board to which the sync clock circuit unit belongs is in a standby state, a control signal will indicate a standby state, and the sync clock generation signal will instruct not to generate a sync clock. The synchronous clock is not generated by the clock generation signal. On the other hand, the synchronous clock circuit portion provided in each of the two redundant switch boards share the signal line of the synchronous clock provided to the plurality of line connection board, in order to prevent the signal collision, the synchronous clock circuit portion of the switch board in the active state Generates a synchronous clock, the synchronous clock circuit portion of the switch board in the standby state does not generate a synchronous clock, and while the synchronous clock circuit portion does not generate a synchronous clock, the synchronous clock supply portion of the synchronous clock circuit portion Maintain high impedance.

도 4에는 상기 도 3에 도시된 동기클럭 공급부의 실제 구현예가 상세하게 도시되어 있다.FIG. 4 shows an actual implementation of the synchronous clock supply unit shown in FIG. 3 in detail.

상기 도 4에 도시되어 있듯이, 동기클럭 공급부는 3상태 버퍼(tri-state buffer)(401)와 버퍼(402)로 이루어진다. 도 4에는 이중화된 2개의 스위치 보드에 각각 구비된 2개의 동기클럭 공급부가 도시되어 있다. 상기 두 버퍼(401, 402)에는 기준클럭이 입력되고, 상기 버퍼(402)는 기준클럭을 버퍼링하여 자체클럭으로서 출력시키며, 상기 3상태 버퍼(401)는 동기클럭 발생신호에 따라 기준클럭을 동기클럭으로서 출력시키거나 하이 임피던스 신호를 출력시킨다. 도 4에 도시된 바와 같이, 3상태 버퍼(401)의 제어단에는 동기클럭 발생신호(SYNC_GER)가 입력되며, 이 신호의 상태에 따라 입력측의 기준클럭을 동기클럭으로서 출력시키거나 하이 임피던스 신호를 출력시킨다. 여기서, 2개의 스위치 보드 각각의 3상태 버퍼(401)에는 동기클럭 발생신호(SYNC_GER)와 그 반전신호()가 각각 입력되어, 상기 2개의 3상태 버퍼(401)가 동시에 동기클럭을 출력시키는 일이 없도록 한다. 즉, 2개의 스위치 보드 중 액티브 상태인 스위치 보드에 속하는 3상태 버퍼(401)가 동기클럭을 출력시키는 동안에는, 다른 스위치 보드에 속한 3상태 버퍼(401)는 하이 임피던스신호를 출력한다. 이와 같이 함으로써, 동기클럭을 전송하기 위한 신호선을 두 스위치 보드의 동기클럭 회로부가 공유할 수 있다. 상기 동기클럭 공급부에서 출력되는 동기클럭을 전송하기 위한 신호선의 수는 동기클럭 공급부 내의 3상태 버퍼의 출력 구동 능력에 따라 결정된다. 예를 들어, 출력 구동 능력이 '1'(하나의 입력만을 구동함)이고, 라인 정합 보드의 수가 N일 경우, 동기클럭 신호선의 수도 N이 된다. 본 실시예에서와 같이, 3상태 버퍼(401)의 출력 구동 능력이 'N'인 경우 1개의 동기클럭 신호선이 필요하게 된다.As shown in FIG. 4, the synchronous clock supply unit includes a tri-state buffer 401 and a buffer 402. 4 shows two synchronous clock supplies each provided on two redundant switch boards. A reference clock is input to the two buffers 401 and 402, and the buffer 402 buffers the reference clock and outputs it as its own clock. The tri-state buffer 401 synchronizes the reference clock according to the synchronization clock generation signal. Output as a clock or output a high impedance signal. As shown in FIG. 4, the synchronous clock generation signal SYNC_GER is input to the control terminal of the tri-state buffer 401, and according to the state of the signal, the reference clock on the input side is output as a synchronous clock or a high impedance signal is output. Output it. Here, the three-state buffer 401 of each of the two switch boards includes a synchronization clock generation signal SYNC_GER and an inverted signal thereof. ) Are inputted so that the two tri-state buffers 401 do not simultaneously output a synchronous clock. That is, while the tri-state buffer 401 belonging to the active switch board of the two switch boards outputs the synchronous clock, the tri-state buffer 401 belonging to the other switch board outputs a high impedance signal. In this way, the signal line for transmitting the synchronous clock can share the synchronous clock circuit portion of the two switch boards. The number of signal lines for transmitting the sync clock output from the sync clock supply unit is determined according to the output driving capability of the tri-state buffer in the sync clock supply unit. For example, when the output driving capability is '1' (only one input is driven) and the number of line matching boards is N, the number of sync clock signal lines is N. As in this embodiment, when the output driving capability of the tri-state buffer 401 is 'N', one sync clock signal line is required.

도 5에는 본 발명의 클럭 동기장치에서 사용되는 주요 신호들의 파형도가 도시되어 있다. 보다 상세하게, 도 2에 도시된 2개의 스위치 보드(210, 220)의 스위칭부(211, 221)에서 사용되는 제어신호와, 각 스위치 보드(210, 220)의 동기클럭 회로부(212, 222)에서 사용되는 기준클러과, N개의 라인 접속 보드(230, 240)에 제공되는 동기클럭의 파형이 도시되어 있다. 도 5의 파형도를 참조하면, 두 스위치 보드(210, 220)에서 각각 사용되는 제어신호는 그 상태가 항상 서로 반대인 것을 알 수 있다. 또한, 액티브 상태인 스위치 보드의 기준클럭이 동기클럭으로 제공되므로, 액티브 상태인 스위치 보드에서 사용되는 기준클럭과 동기클럭의 위상이 서로 일치함으로 알 수 있다. 도 5에서, 도면 부호(501, 502)는 이러한 위상 일치를 표현하기 위한 것이다. 따라서, 항상 액티브 상태에 있는 스위치 보드와 각 라인 접속 보드 사이의 클럭 동기화가 달성될 수 있다.5 is a waveform diagram of main signals used in the clock synchronizing apparatus of the present invention. More specifically, the control signals used in the switching units 211 and 221 of the two switch boards 210 and 220 shown in FIG. 2 and the synchronous clock circuits 212 and 222 of each switch board 210 and 220. The waveforms of the reference clock used in the synchronous clock and the sync clock provided to the N line connection boards 230 and 240 are shown. Referring to the waveform diagram of FIG. 5, it can be seen that the control signals used in the two switch boards 210 and 220 are always opposite to each other. In addition, since the reference clock of the switch board in the active state is provided as a synchronous clock, it can be seen that the phase of the reference clock and the sync clock used in the switch board in the active state coincide with each other. In Fig. 5, reference numerals 501 and 502 are for representing such phase matching. Thus, clock synchronization between the switch board and the respective line connection boards, which are always active, can be achieved.

이상으로 설명된 바와 같이, 본 발명의 시스템에서는, 이중화된 구조를 갖는스위치 보드와, 이들 스위치 보드에 하나의 신호선으로 각각 연결된 복수의 라인 접속 보드 사이에서 클럭 동기화를 구현하기 위하여, 상기 이중화된 각 스위치 보드 내에 동기클럭 발생부, 동기클럭 공급부 및 동기클럭 선택부를 구비하고, 스위치 보드의 상태를 나타내는 제어신호에 따라 액티브 상태인 스위치 보드에서만 기준클럭을 이용하여 동기클럭이 생성되며, 상기 생성된 동기클럭이 복수의 라인 접속 보드에 공급되도록 한다. 따라서, 상기 이중화된 스위치 보드와 복수의 라인 접속 보드 사이에서 클럭 동기화가 달성될 수 있으며, 동기클럭의 안정된 공급이 가능해진다. 또한, 액티브 상태인 스위치 보드에서만 동기클럭이 생성되도록 함으로써, 이중화된 2개의 스위치 보드가 하나의 신호선을 이용하여 동기클럭을 복수의 라인 접속 보드에 전송할 수 있으므로, 동기클럭 전송을 위한 신호선의 수를 줄일 수 있다. 또한, 본 발명의 시스템은 복수의 라인 접속 보드에 별도의 동기 클럭 관련 회로를 둘 필요가 없다는 장점을 가진다.As described above, in the system of the present invention, in order to implement clock synchronization between a switch board having a redundant structure and a plurality of line connection boards each connected by one signal line to these switch boards, A synchronization clock generating unit, a synchronization clock supply unit, and a synchronization clock selection unit are provided in the switch board, and the synchronization clock is generated using the reference clock only in the switch board which is active according to a control signal indicating the state of the switch board. Allow the clock to be supplied to multiple line connection boards. Therefore, clock synchronization can be achieved between the redundant switch board and the plurality of line connection boards, and stable supply of the synchronous clock is possible. In addition, the synchronization clock is generated only in the active switch board, so that two redundant switch boards can transmit the synchronization clock to the plurality of line connection boards using one signal line, thereby reducing the number of signal lines for the synchronization clock transmission. Can be reduced. In addition, the system of the present invention has the advantage that it is not necessary to put separate synchronous clock related circuits in the plurality of line connection boards.

Claims (6)

절체신호에 따라 스위칭을 수행하는 두 개의 이중화된 스위치 보드와, 동기클럭을 전송하기 위한 신호선에 의해 상기 두 개의 스위치 보드에 각각 연결된 복수의 라인 접속 보드로 이루어진 시스템에 있어서,In a system consisting of two redundant switch boards for switching in accordance with a transfer signal and a plurality of line connection boards connected to the two switch boards by signal lines for transmitting synchronous clocks, 상기 각 스위치 보드는,Each switch board, 절체신호에 따라 스위칭을 수행하고, 이중화 제어신호를 상기 각 스위치 보드 사이에서 교환하여 이중화 상태를 나타내는 제어신호를 생성하는 스위칭부; 및A switching unit which performs switching according to a switching signal and generates a control signal indicating a redundancy state by exchanging redundancy control signals between the switch boards; And 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 자체클럭을 생성하고 이를 상기 스위칭부에 공급하며, 상기 스위칭부에서 생성된 제어신호를 판단하여 현재의 스위치 보드가 액티브 상태인 경우에만 상기 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 동기클럭을 생성하고, 상기 생성된 동기클럭을 상기 신호선을 통해 복수의 라인 접속 보드에 공급하는 동기클럭 회로부를 포함하는 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.Generates its own clock using an external synchronous reference clock or a clock generated by its own oscillation and supplies it to the switching unit, and judges the control signal generated by the switching unit only when the current switch board is active. And a synchronization clock circuit unit configured to generate a synchronization clock using the external synchronization reference clock or a clock generated by oscillation by itself, and supply the generated synchronization clock to a plurality of line connection boards through the signal line. A system for clock synchronization between redundant switch boards and line connection boards. 제1항에 있어서,The method of claim 1, 상기 두 개의 이중화된 스위치 보드는 어느 하나가 액티브 상태일 때, 다른 하나는 스탠바이 상태인 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.And said two redundant switch boards are in a standby state when one is active and the other is in a standby state. 제1항에 있어서,The method of claim 1, 상기 동기클럭을 전송하기 위한 신호선은 상기 두 개의 스위치 보드에 의해 공유되는 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.And a signal line for transmitting the synchronous clock is shared by the two switch boards. 제1항에 있어서,The method of claim 1, 상기 동기클럭 회로부는,The synchronous clock circuit unit, 상기 외부동기 기준클럭 또는 자체적으로 발진에 의해 생성된 클럭을 이용하여 기준클럭을 생성하는 동기클럭 발생부;A synchronization clock generator for generating a reference clock using the external synchronization reference clock or a clock generated by oscillation by itself; 상기 제어신호를 입력받아, 자신이 속한 스위치 보드의 상태에 따라 동기클럭 발생여부를 결정하기 위한 동기클럭 발생신호를 생성하는 동기클럭 선택부; 및A sync clock selector configured to receive the control signal and generate a sync clock generation signal for determining whether to generate a sync clock according to a state of a switch board to which the control signal belongs; And 상기 기준클럭을 이용하여 자체클럭을 생성하고, 상기 동기클럭 발생신호에 따라 상기 기준클럭을 이용하여 동기클럭을 생성하는 동기클럭 공급부로 이루어지는 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.The clock between the redundant switch board and the line connection board comprising a synchronous clock supply unit for generating a self clock using the reference clock and generating a synchronous clock using the reference clock according to the synchronous clock generation signal. System for synchronization. 제4항에 있어서,The method of claim 4, wherein 상기 동기클럭 공급부는,The synchronous clock supply unit, 상기 기준클럭을 버퍼링하여 자체클럭으로서 출력시키는 버퍼; 및A buffer which buffers the reference clock and outputs it as a self clock; And 상기 기준클럭을 상기 동기클럭 발생신호에 따라 버퍼링하여 동기클럭으로서 출력시키는 3상태 버퍼로 이루어지는 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.And a three-state buffer for buffering the reference clock according to the synchronization clock generation signal and outputting the reference clock as a synchronization clock. 제5항에 있어서,The method of claim 5, 상기 동기클럭 공급부는 두 개의 스위치 보드에 각각 구비되며, 상기 각 동기클럭 공급부의 3상태 버퍼에는 동기클럭 발생신호와 그 반전신호가 각각 입력되는 것을 특징으로 하는 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭 동기화를 위한 시스템.The synchronous clock supply unit is provided on each of the two switch boards, and the synchronous clock generation signal and its inverted signal are respectively input to each of the three state buffers of the synchronous clock supply unit. System for clock synchronization.
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