KR100257253B1 - Apparatus of network synchronization of pbx - Google Patents

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Abstract

PURPOSE: A network synchronization apparatus of an exchanger is provided to be capable of generating system clock synchronized to a reference clock by adding only two kinds of circuit packs to one self. CONSTITUTION: A reference clock obtained from a relay device is provided to a system clock generator(200). A reference clock receipt and system clock distributer(100) distributes system clocks obtained from the system clock generator(200) into another devices of the exchanger. The system clock generator(200) generates the system clocks using the reference clock obtained from the reference clock receipt and system clock distributer(100) to feedback the reference clock to the reference clock receipt and system clock distributer(100).

Description

교환기의 망동기 장치Switchgear device of exchanger

본 발명은 TDX-10 교환기의 망동기 장치에 관한 것으로, 특히 교환기간의 클럭 주파수의 불일치에 의해서 발생하는 슬립을 최소화하기 위하여 PAMS(Preassigned Alternate Master Slave) 동기방식을 사용하여 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 제공하는 망동기 장치에 있어서, 1개의 셀프에 2종의 회로팩 만을 구비하고 기준 클럭에 동기된 시스템 클럭의 발생이 가능토록 한 망동기 장치에 관한 것이다.The present invention relates to a network synchronizer of a TDX-10 switch, and in particular, to minimize slip caused by a mismatch of clock frequencies during an exchange, a reference clock of an upper station exchange using a PAMS (Preassigned Alternate Master Slave) synchronization scheme. A network synchronizer device providing a system clock synchronized with the present invention is directed to a network synchronizer device having only two circuit packs in one shelf and enabling generation of a system clock synchronized with a reference clock.

종래 TDX-10 교환기내의 망동기 장치는 도 1에 도시된 바와 같이, 2개의 셀프에 10여종의 회로팩이 부가되어 구성된다.As shown in FIG. 1, about 10 types of circuit packs are added to two shelves.

즉, 2매로 이루어진 네트워크 동기 기준클럭 보드 어셈블리(10)(Network synchronization Reference Clock board Assembly : NRCA)는 2개의 셀프의 중계선 장치로부터 얻어지는 기준 클럭을 수신한다. 그리고 네트워크 동기제어 프로세서 보드 어셈블리(20)(Network synchronization Control Processor board Assembly : NCPA)는 네트워크 동기 제어 기능을 수행한다. 그리고 마스터 클럭 콘트롤 보드 어셈블리(30)(Master Clock Control board Assembly:MCCA)는 마스터 클럭을 콘트롤 하게 되며, 로컬 마스터 클럭 발생보드 유니트(40)(Local Master Clock Generation board Unit:LMGU)는 로컬 마스터 클럭을 발생한다. 그리고 마스터 클럭 버퍼 보드 어셈블리(50)(Master Clock Buffer board Assembly:MCBA)는 발생된 마스터 클럭을 버퍼링하게 되며, 광전변환 보드(60)(Electric to Optic Conversion Daughter board:EOCD)는 광전 변환 기능을 수행한다.That is, the two-layer network synchronization reference clock board assembly 10 (NRCA) receives a reference clock obtained from two self-relay relay devices. The network synchronization control processor board assembly 20 (NCPA) performs a network synchronization control function. The master clock control board assembly 30 (MCCA) controls the master clock, and the local master clock generation board unit 40 (LMGU) controls the local master clock. Occurs. The master clock buffer board assembly 50 (MCBA) buffers the generated master clock, and the photoelectric conversion board 60 (electric to optic conversion daughter board (EOCD)) performs a photoelectric conversion function. do.

또한, 광 클럭 분배 유니트(70)(Optic Clock Distribution Unit:OCDU)는 광 클럭을 분배해주는 역할을 수행하며, 시간 및 날짜 클럭 유지 보드 유니트(80)(Time of Day clock & Maintenance board Unit:TDMU)는 시간 및 날짜 클럭의 발생과 유지 기능을 수행한다.In addition, the optical clock distribution unit 70 (Optic Clock Distribution Unit: OCDU) serves to distribute the optical clock, the time of day clock & maintenance board unit (TDMU) Performs generation and maintenance of time and date clocks.

그리고 상기 회로팩 이외에 하기한 바와 같은 회로팩이 더 구비되어 하나의 망동기 장치를 이룬다.In addition to the circuit pack, a circuit pack as described below is further provided to form a single synchronizer device.

즉, NCPA, MCCA, LMGU가 각각 3매씩 실장되는 마스터 클럭 발생 백보드(Master clock Generation Back Board:MGBB)와, NRCA, MCBA, EOCD가 각각 2매, TDMU가 1매 실장되는 마스터 클럭 분배 백 보드(Master clock Distribution Back Board:MDBB)와, TDMU에 포함되는 시간 및 날짜 클럭 발생 보드(Time of Clock Daughter board:TDCD)와, LMGU에 포함되는 동기 상태 검출 보드(Synchronization Status Indication Daughter board:SSID)와, 상기 LMGU에 포함되며 디지털/아날로그 변환보드(Digital to Analog Conversion Daughter board:DACD)가 더 구비된다.That is, a master clock generation back board (MGBB) in which three NCPA, MCCA, and LMGUs are mounted, and a master clock distribution back board in which two NRCA, MCBA, and EOCD are mounted, and one TDMU is mounted ( A Master clock Distribution Back Board (MDBB), a Time and Clock Daughter board (TDCD) included in the TDMU, a Synchronization Status Indication Daughter board (SSID) included in the LMGU, It is included in the LMGU and further includes a digital to analog conversion daughter board (DACD).

따라서 상기와 같은 종래 교환기내의 망동기 장치는 2개의 셀프에 10여 종 이상의 회로팩이 구비되므로 회로의 구성이 복잡함은 물론 장치의 사이즈가 상대적으로 커지는 단점이 있었다.Therefore, since the network device of the conventional exchanger as described above is provided with more than 10 types of circuit packs in two shelves, the circuit configuration is complicated and the size of the device is relatively large.

따라서 본 발명은 상기와 같은 종래 망동기 장치의 제반 문제점을 해결하기 위해서 제안된 것으로서, 본 발명의 목적은, 교환기간의 클럭 주파수의 불일치에 의해서 발생하는 슬립을 최소화하기 위하여 PAMS(Preassigned Alternate Master Slave) 동기방식을 사용하여 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 제공하는 망동기 장치에 있어서, 1개의 셀프에 2종의 회로팩 만을 구비하여 기준 클럭에 동기된 시스템 클럭의 발생이 가능토록 한 망동기 장치를 제공하는 데 있다.Accordingly, the present invention has been proposed to solve the above problems of the conventional network synchronizer device, and an object of the present invention is to minimize the slip caused by a mismatch of clock frequencies during an exchange period. In a network synchronizer which provides a system clock synchronized with a reference clock of an upper station exchange using a synchronous method, only two circuit packs are provided in one shelf so that a system clock synchronized with the reference clock can be generated. It is to provide a network device.

상기와 같은 목적을 달성하기 본 발명은, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부에 제공해주고, 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준 클럭 수신 및 시스템 클럭 분배부와; 상기 기준 클럭 수신 및 시스템 클럭 분배부에서 얻어지는 기준 클럭에 동기된 시스템 클럭을 발생하는 시스템 클럭 발생부로 구성됨을 특징으로 한다.In order to achieve the above object, the present invention receives a reference clock obtained from a relay line device and provides it to a system clock generator, and receives a reference clock for distributing the system clock obtained from the system clock generator and supplying it to another device of an exchange. And a system clock distributor; And a system clock generator for generating a system clock synchronized with the reference clock obtained by the reference clock receiver and the system clock distributor.

제1도는 종래 TDX-10 교환기의 망동기 장치 일 실시예를 보인 블록 구성도.1 is a block diagram showing an embodiment of a network device of a conventional TDX-10 switch.

제2도는 본 발명에 의한 교환기의 망동기 장치 일 실시예를 보인 개략 구성도.2 is a schematic configuration diagram showing an embodiment of a network synchronizer device of an exchange according to the present invention.

제3도는 제2도의 기준 클럭 수신 및 시스템 클럭 분배부의 일 실시예를 보인 블록 구성도.FIG. 3 is a block diagram illustrating an embodiment of a reference clock receiving and system clock distributor of FIG.

제4도는 제3도의 시스템 클럭 선택부의 일 실시예를 보인 블록 구성도.4 is a block diagram illustrating an embodiment of the system clock selector of FIG. 3.

제5도는 제3도의 미세 위상차 검출부의 일 실시예를 보인 블록 구성도.FIG. 5 is a block diagram showing an embodiment of the fine phase difference detector of FIG.

제6도는 제3도의 시스템 클럭 선택 제어부의 일 실시예를 보인 블록 구성도.FIG. 6 is a block diagram illustrating an embodiment of the system clock selection controller of FIG.

제7도는 제2도의 시스템 클럭 발생부의 일 실시예를 보인 블록 구성도.7 is a block diagram illustrating an embodiment of the system clock generator of FIG. 2.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100, 100', 100 " : 기준클럭수신 및 시스템클럭 분배부100, 100 ', 100 ": reference clock receiving and system clock distribution

110 : 기준클럭 수신부 120 : 시스템 클럭 분배부110: reference clock receiver 120: system clock distribution unit

200, 200', 200" : 시스템 클럭 발생부200, 200 ', 200 ": system clock generator

이하, 상기와 같은 기술적 사상에 따라 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention according to the technical spirit as described above in detail.

도 2는 본 발명에 의한 교환기의 망동기 장치의 실시예를 보인 블록도이다.2 is a block diagram showing an embodiment of a network synchronizer device of the exchanger according to the present invention.

도시한 바와 같이, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부(200)에 제공하고, 그 시스템 클럭 발생부(200)로부터 각각 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준클럭 수신 및 시스템 클럭 분배부(100)와, 상기 기준클럭 수신 및 시스템 클럭 분배부(100)에서 얻어지는 기준클럭으로 시스템 클럭을 발생하여 상기 기준클럭 수신 및 시스템 클럭 분배부(100)로 피드백시키는 시스템 클럭 발생부(200)로 구성되었다.As shown in the drawing, a reference clock obtained from the relay line device is received and provided to the system clock generator 200, and the system clock generators respectively distributed from the system clock generator 200 distribute the system clocks and supply them to other devices of the exchange. A system clock that generates a system clock as a reference clock obtained by the reception and system clock distribution unit 100 and the reference clock reception and system clock distribution unit 100 and feeds it back to the reference clock reception and system clock distribution unit 100. It is composed of a generator 200.

이와 같이 구성되는 망동기장치는, 삼중화를 위해서 기준클럭 수신 및 시스템클럭 분배부가 두 개(100', 100") 더 부가되고, 마찬가지로 시스템 클럭 발생부도 두 개(200', 200") 더 부가되어 망동기 장치를 구현한다.In this configuration, the network synchronizer includes two additional reference clock reception and system clock distribution units (100 ', 100 ") for triplexing, and two additional system clock generators (200', 200"). To implement a network device.

상기에서, 기준클럭 수신 및 시스템클럭 분배부(100)는, 도 3에 도시된 바와 같이, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부(200)에 제공해주는 기준클럭 수신부(110)와; 상기 시스템 클럭 발생부(200)에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 시스템 클럭 분배부(120)로 구성된다.In the above, the reference clock receiving and system clock distribution unit 100, as shown in Figure 3, and receives the reference clock obtained from the relay line apparatus and provides the reference clock receiving unit 110 to the system clock generator 200 and ; It is composed of a system clock distribution unit 120 for distributing the system clock obtained from the system clock generator 200 to supply to other devices of the exchange.

그리고, 상기 기준클럭 수신부(110)는, 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭의 상태를 감시하는 기준클럭 감시부(111)와, 상기 기준클럭 감시부(111)에서 얻어지는 기준클럭 상태에 따라 수신한 3회선의 기준클럭중 하나의 기준클럭을 선택하는 기준클럭 선택부(112)와, 상기 수신한 3회선의 기준클럭중 슬립검출용 기준 클럭을 선택하는 슬립 검출용 기준클럭 선택부(113)와, 기준 클럭의 삼중화를 콘트롤하는 기준클럭 삼중화부(114)와, 상기 기준클럭 삼중화부(114)에서 얻어지는 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택된 기준클럭을 버퍼링하여 시스템 클럭 발생부(200)로 전달해주는 기준클럭 버퍼부(115)와, 상기 슬립 검출용 기준클럭 선택부(13)에서 선택된 기준클럭으로부터 슬립을 검출하여 상위 프로세서로 전달해주는 슬립 검출부(116)로 구성된다.The reference clock receiver 110 includes a reference clock monitor 111 that monitors a state of a reference clock of up to three lines received from the relay line device, and a reference clock state obtained by the reference clock monitor 111. A reference clock selector 112 for selecting one reference clock from among the three reference lines received and a slip detection reference clock selector for selecting a slip detection reference clock among the three reference lines. 113), the reference clock tripler 114 for controlling the triplet of the reference clock, and the reference clock selected by the reference clock selector 112 according to a control signal obtained from the reference clock triplet 114 A slip is detected from a reference clock buffer unit 115 to be transmitted to the system clock generator 200 and a reference clock selected by the slip detection reference clock selector 13 to be transferred to a higher processor. It consists chulbu 116.

또한, 상기 시스템 클럭 분배부(120)는, 상기 시스템클럭 발생부(200)에서 각각 얻어지는 3개의 시스템 클럭의 상태를 감시하는 시스템 클럭 감시부(121)와, 상기 시스템 클럭 감시부(121)에서 발생된 상태 감시 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하는 시스템 클럭 선택부(122)와, 상기 3개의 시스템 클럭간의 미세 위상차를 검출하는 미세 위상차 검출부(123)와, 상기 시스템 클럭 선택부(122)가 하나의 시스템 클럭을 선택토록 제어신호를 발생하는 시스템 클럭 선택 제어부(124)와, 상기 상위 프로세서와 통신을 통하여 시스템 클럭 분배를 제어하는 시스템클럭 분배 제어부(125)와, 상기 시스템클럭 분배 제어부(125)에서 발생된 분배 제어신호에 따라 상기 시스템 클럭 선택부(122)에서 선택한 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼부(126)와, 상기 시스템 클럭 버퍼부(126)에서 버퍼링된 시스템 클럭을 타 교환기의 장치가 필요로 하는 클럭으로 분배해주는 시스템 클럭 공급부(127)로 구성된다.In addition, the system clock distribution unit 120, the system clock monitoring unit 121 for monitoring the state of the three system clocks respectively obtained by the system clock generation unit 200, and the system clock monitoring unit 121 A system clock selector 122 for selecting one system clock among the three system clocks according to the generated state monitoring control signal, a fine phase difference detector 123 for detecting a fine phase difference between the three system clocks, and A system clock selection control unit 124 for generating a control signal for the system clock selection unit 122 to select one system clock, and a system clock distribution control unit 125 for controlling system clock distribution through communication with the upper processor; And buffers and outputs the system clock selected by the system clock selector 122 according to the distribution control signal generated by the system clock distribution controller 125. Consists of a system clock buffer unit 126, the system clock buffer unit 126, a system clock supply section (127) that the clock distribution in which a buffered system clock to the other of the exchanger is required in the device.

또한, 상기 시스템 클럭 발생부(200)는 상기 기준클럭 수신 및 시스템클럭 발생부(100)에서 얻어지는 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 기준 클럭 중 하나를 선택하고 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하는 위상차 검출부(201)와, 상기 위상차 검출부(201)에서 검출한 위상차를 처리하고 시스템 클럭 발생장치 전체 동작을 제어하는 제어부(202)와, 상기 제어부(202)의 제어에 따라 시스템 클럭 발생부의 프로세서간 통신 경로를 제공하는 프로세서간 통신 정합부(203)와, 상기 제어부(202)에서 얻어지는 위상차 처리값에 따라 수신된 기준 클럭에 동기되는 시스템 클럭을 발생하는 시스템 클럭 발생기(204)로 구성된다.In addition, the system clock generator 200 selects one of a reference clock obtained from the reference clock receiving and system clock generator 100 and a reference clock obtained from another system clock generator, and selects the selected clock and the internal oscillation clock. A phase difference detection unit 201 for detecting a phase difference of the control unit; a control unit 202 for processing the phase difference detected by the phase difference detection unit 201 and controlling the overall operation of the system clock generator; and a system under control of the control unit 202 An interprocessor communication matching unit 203 providing an interprocessor communication path of the clock generation unit and a system clock generator 204 generating a system clock synchronized with the received reference clock according to the phase difference processing value obtained by the control unit 202. It consists of.

또한, 상기 시스템 클럭 선택부(122)는 도 4에 도시된 바와 같이, 망동기 장치를 구성하는 3개의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3회선의 ELC(Emitter Coupled Logic) 시스템 클럭을 TTL 신호로 변환하는 ECL/TTL 변환부(221)와, 상기 시스템 클럭 감시부(121)로부터 시스템 클럭의 상태정보를 받아 3회선의 시스템 클럭 중 하나의 시스템 클럭이 선택되도록 제어신호를 발생하는 3/1 선택부(222)와, 상기 3/1선택부(222)에서 발생되는 시스템 클럭 선택신호에 따라 상기 ECL/TTL변환부(221)로부터 얻어지는 시스템 클럭 중 하나를 선택하여 시스템 클럭 버퍼부(126)에 전달해주는 클럭 선택기(223)로 구성된다.In addition, the system clock selector 122, as shown in FIG. 4, is a three-line ELC (Emitter Coupled Logic) obtained from three system clock generators 200, 200 ', and 200 " ECL / TTL converter 221 for converting a system clock into a TTL signal, and a control signal to select one system clock among three system clocks by receiving system clock status information from the system clock monitor 121. Selects one of a system clock obtained from the ECL / TTL converter 221 according to a system clock selection signal generated by the 3/1 selector 222 and a 3/1 selector 222 generating The clock selector 223 transfers the clock buffer unit 126.

또한, 상기 미세 위상차 검출부(123)는, 도 5에 도시된 바와 같이, 3개의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3개의 시스템 클럭중 제1 및 제2시스템 클럭간의 위상차를 검출하는 제1플립플롭(231) 및 제1배타적 논리합소자(234)와, 상기 제1시스템클럭과 제3시스템클럭 간의 위상차를 검출하는 제2플립플롭(232) 및 제2배타적 논리합소자(235)와, 상기 제2시스템 클럭과 제3시스템 클럭간의 위상차를 검출하는 제3플립플롭(233) 및 제3배타적 논리합소자(236)로 구성된다.In addition, as illustrated in FIG. 5, the fine phase difference detector 123 may include a phase difference between the first and second system clocks among the three system clocks obtained from the three system clock generators 200, 200 ′, and 200 ″. The first flip-flop 231 and the first exclusive logical sum device 234 to detect the first flip-flop 231 and the second exclusive logic sum device (234) and the second flip-flop 232 and the second exclusive logic sum device (detecting the phase difference between the first system clock and the third system clock) 235, and a third flip-flop 233 and a third exclusive logic element 236 for detecting a phase difference between the second system clock and the third system clock.

또한, 상기 시스템 클럭 선택 제어부(240)는, 3개의 시스템 클럭 발생부(200, 200', 200")로부터 각각 얻어지는 마스터 코드값(어떤 시스템 클럭 발생부가 주 시스템 클럭 발생부인지를 나타내는 이진값)을 래치하는 제1 내지 제3 래치(241~243)와, 상기 마스터 코드가 전송되는지를 감시하는 제1 내지 제3 감시부(247~249)와, 상기 제1 내지 제3 감시부(247~249)에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3 래치(241~243)에서 각각 얻어지는 마스터 코드값을 출력하거나 이전의 마스터 코드값을 출력하는 제1 내지 제3 레지스터(244~246)와, 상기 제1 내지 제3 레지스터(244~246)에서 각각 얻어지는 마스터 코드값 중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하는 제1 및 제2 어드레스 디코더(251)(252)로 구성된다.In addition, the system clock selection control unit 240 is configured to obtain a master code value (binary value indicating which system clock generation unit is the main system clock generation unit) respectively obtained from three system clock generation units 200, 200 ', and 200 ". First to third latches 241 to 243 for latching, first to third monitors 247 to 249 for monitoring whether the master code is transmitted, and first to third monitors 247 to 249. First to third registers 244 to 246 which output master code values obtained by the first to third latches 241 to 243 or output previous master code values according to signals obtained by And first and second address decoders 251 and 252 for generating a system clock selection signal by two or more matching signals among master code values obtained in the first to third registers 244 to 246, respectively.

이와 같이 구성된 본 발명에 의한 망동기 장치의 작용을 설명하면 다음과 같다.Referring to the operation of the network device according to the invention configured as described above are as follows.

먼저, 본 발명에 따르는 망동기 장치는 3매의 기준클럭 수신 및 시스템클럭 분배부(100, 100', 100")와 3매의 시스템 클럭 발생부(200, 200', 200")및 이 회로팩을 실장하기 위한 셀프(백보드)로 구성되며, 여기서 기준클럭 수신 및 시스템 클럭 분배부(100, 100', 100")와 시스템 클럭 발생부(200, 200', 200")가 각각 3매로 구성된 것은 삼중화를 구현하기 위한 것이다.First, the network synchronizer according to the present invention includes three reference clock receiving and system clock distribution units 100, 100 ', 100 " and three system clock generators 200, 200', 200 " It consists of a self (backboard) for mounting the pack, wherein the reference clock receiving and system clock distribution unit (100, 100 ', 100 ") and the system clock generator (200, 200', 200") each composed of three Is to implement tripleization.

상기에서, 삼중화란 동일하게 동작하며 동일한 물리적 구조를 가진 회로 또는 회로팩이 3개 존재한다는 것을 뜻한다. 이중화 구조에 비해 제어방법은 다소 어렵고 복잡하지만 신뢰성 및 안전성을 높이기 위해 사용하는 방법이다. 특히 3중화는 망동기 장치의 특징중 하나이며 높은 신뢰도를 요구하는 장치에 존재한다.In the above, triplet means that there are three circuits or circuit packs that operate in the same manner and have the same physical structure. Compared with the redundant structure, the control method is somewhat difficult and complicated, but it is used to increase the reliability and safety. In particular, triplexing is one of the characteristics of the network synchronizer device and exists in devices requiring high reliability.

다시 말해, 3매의 기준 클럭 수신 및 시스템 클럭 분배부(100, 100', 100")는 각각 서로의 상태를 감시하여 우선 순위에 따라 양호한 회로팩 가운데 하나가 주 회로팩이 되고, 나머지 두개의 회로팩은 부 회로팩이 되며, 3매의 시스템 클럭 발생부(200, 200', 200")들도 서로의 통신을 통하여 하나의 주 회로팩과 2매의 부회로팩이 결정된다.In other words, the three reference clock receiving and system clock distributors 100, 100 ', and 100 " monitor each other's status so that one of the preferred circuit packs becomes the main circuit pack according to the priority, and the other two The circuit pack becomes a sub-circuit pack, and the three system clock generators 200, 200 ', and 200 "also determine one main circuit pack and two sub-circuit packs through communication with each other.

이하, 본 발명에서는 상기에서 선택된 하나의 주 회로팩인 기준클럭 수신 및 시스템클럭 분배부(100)와 시스템 클럭 발생부(200)에 대해서만 그 작용을 설명한다.Hereinafter, the operation of the reference clock receiving and system clock distribution unit 100 and the system clock generator 200 which are one main circuit pack selected above will be described.

먼저, 기준클럭 수신 및 시스템클럭 분배부(100)내의 기준클럭 수신부(110)는, 도 3에 도시된 바와 같이, 기준클럭 감시부(111)에서 상위 교환국으로부터 최대 3개의 기준 클럭을 중계선 장치를 통해 수신하게 되고, 그 수신한 3회선의 기준 클럭의 상태를 감시하고, 그 감시 결과 가장 양호한 기준클럭이 선택되도록 기준클럭선택부(112)에 기준클럭 선택 제어 신호를 발생한다.First, the reference clock receiving unit 110 in the reference clock receiving and system clock distribution unit 100, as shown in FIG. The reference clock selection control signal is generated to the reference clock selector 112 so as to monitor the state of the received three-line reference clock and select the best reference clock as a result of the monitoring.

상기에서, 가장 양호하다는 의미는 다음과 같다.In the above, the best meaning is as follows.

상위 교환국으로부터 전송되어지는 기준클럭은 운용자에 의해 우선 순위가 가려지고, 그 우선순위를 원칙으로 운용된다. 운용중에 최상위 기준 클럭에 이상이 발생되면, 일정 시간 동안(소프트웨어적으로 지정되며, 예를 들어, 10분 또는 30분) 상기 최상위 기준클럭은 우선 순위에서 가장 하위로 결정된다. 이러한 원리에 의해 가장 양호하다는 의미는, 운용자에 의한 우선 순위 판정과 감시 소자(클럭 감시 소자)에 의한 클럭 상태를 종합하여 우선 순위가 가장 높은 클럭을 의미한다.The reference clock transmitted from the upper exchange is masked by the operator and is operated on the priority basis. If an abnormality occurs in the highest reference clock during operation, the highest reference clock is determined to be the lowest in the priority for a predetermined time (software designated, for example, 10 or 30 minutes). By this principle, the best means the clock having the highest priority by combining the priority determination by the operator and the clock state by the monitoring element (clock monitoring element).

여기서, 상기 기준 클럭 감시부(111)의 동작을 좀 더 상세히 설명하면 다음과 같다.Herein, the operation of the reference clock monitor 111 will be described in more detail.

중계선 장치를 통해 수신되는 3회선의 기준 클럭을 각각 REF0, REF1, REF2라고 명명한 상태에서, 기준클럭은 상위 교환국의 우선순위에 따라 운용자가 상기 REF0, REF1, REF2를 각각 설정할 수 있다. 즉, 입력되는 기준클럭의 양호한 상태가 1차로 REF0, REF1, REF2 순으로 결정되었다고 가정을 하면, 일차적으로 상기 우선 순위에 따라 기준 클럭을 REF0로 선택하여 시스템을 운용하게 되며, 시스템 운용중에 도면에는 도시하지 않았지만 기준 클럭 감시부(111)내의 클럭 감시소자(예를 들어, TTL741s123)와 컨덴서 및 저항으로 이루어짐)로 상기 최우선 순위의 클럭 상태를 감시하여 양호하지 못하면(2.048Mhz, 1.544Mhz 클럭의 1클럭이 들어오지 않는 경우)클럭 오류 신호를 기준클럭 삼중화부(114) 및 기준클럭 선택부(112)로 전달한다. 이후 상기 기준 클럭 감시부(111)의 클럭 감시 소자는 지속적으로 클럭 감시를 수행하며, 상기 장애가 발생한 기준클럭의 상태가 양호해지면, 상기 일정시간 이후에 최상위 클럭으로 기준클럭을 다시 변경하도록 상기 기준클럭 삼중화부(114) 및 기준클럭 선택부(112)에 클럭 변경 신호를 전달한다.In a state where the reference clocks of the three lines received through the relay apparatus are named REF0, REF1, and REF2, respectively, the reference clock may be set by the operator according to the priority of the upper switching station. That is, assuming that the good state of the input reference clock is determined first in the order of REF0, REF1, and REF2, the system is operated by first selecting the reference clock as REF0 according to the priority and operating the system. Although not shown, if a clock monitoring device (for example, TTL741s123), a capacitor, and a resistor in the reference clock monitoring unit 111 monitors the clock state of the highest priority, and is not satisfactory (2.048Mhz, 1.544Mhz clock 1). The clock error signal is transmitted to the reference clock triplexer 114 and the reference clock selector 112. Thereafter, the clock monitoring device of the reference clock monitoring unit 111 continuously performs clock monitoring, and when the state of the reference clock in which the failure occurs is good, the reference clock is changed again to the highest clock after the predetermined time. The clock change signal is transmitted to the triplexer 114 and the reference clock selector 112.

그러면 기준클럭 선택부(112)는 상기 기준클럭 감시부(111)에서 얻어지는 기준 클럭 감시 결과신호에 따라 중계장치로부터 수신한 3회선의 기준클럭중 하나를 선택하여 기준클럭 버퍼부(115)에 전달한다.Then, the reference clock selector 112 selects one of the three-line reference clocks received from the relay device according to the reference clock monitoring result signal obtained from the reference clock monitoring unit 111 and transmits it to the reference clock buffer unit 115. do.

아울러 상기 기준클럭 삼중화부(114)는 다른 기준클럭 수신 및 시스템 클럭 분배부(100', 100")와 데이터 통신을 통하여 기준클럭의 삼중화를 제어하게 되고, 기준클럭 버퍼부(115)는 그 삼중화 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택된 기준클럭(4kHz)을 버퍼링하여 시스템 클럭 발생부(200)로 전달해주게 된다.In addition, the reference clock triplexer 114 controls the tripleization of the reference clock through data communication with other reference clock receiving and system clock distribution units 100 'and 100 ", and the reference clock buffer 115 The reference clock (4 kHz) selected by the reference clock selector 112 is buffered and transmitted to the system clock generator 200 according to the triple control signal.

한편, 슬립 검출용 기준 클럭 선택부(113)는 상기 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭중 하나를 선택하여 슬립 검출용으로 슬립 검출부(116)에 전달한다. 이때 선택되는 기준 클럭은 상기 기준 클럭 선택부(120)에서 선택한 기준 클럭과 동일할 수도 있고, 또한 다를 수도 있다. 이는 상위 프로세서로부터 슬립 검출용 기준클럭 설정을 명령받기 때문에 두 기준클럭이 동일할 수도 있고, 한편으로는 다를 수도 있다.On the other hand, the sleep detection reference clock selector 113 selects one of the reference clocks of up to three lines received from the relay line device and transmits it to the sleep detector 116 for slip detection. In this case, the selected reference clock may be the same as or different from the reference clock selected by the reference clock selector 120. The two reference clocks may be the same or may be different on the other hand because they are commanded to set the reference clock for sleep detection from the upper processor.

상기 슬립 검출부(116)는, 전달되는 슬립 검출용 기준 클럭과 시스템 클럭 발생부(200)로부터 얻어지는 시스템 클럭간의 슬립을 검출하여 상위 프로세서로 전달하게 된다.The slip detection unit 116 detects a slip between the transferred slip detection reference clock and the system clock obtained from the system clock generator 200 and transfers the slip to the higher processor.

즉, 슬립 검출부(116)는, 슬립 검출용으로 선택한 기준 클럭을 분주한 8Khz기준 클럭과 상기 기준 클럭에 동기하며 시스템 클럭을 12번 분주한 비교 클럭 8Khz와 시스템 클럭을 3번 분주한 4.096Mhz를 비교하여 슬립을 검출하게 된다.That is, the sleep detection unit 116 divides the reference clock selected for the sleep detection into an 8Khz reference clock, a comparison clock 8Khz which is divided into 12 system clocks in synchronization with the reference clock, and 4.096Mhz which divides the system clock 3 times. In comparison, slip is detected.

이를 좀 더 상세히 설명하면, 슬립 검출은 기준 클럭을 분주한 8Khz 기준 클럭의 하강에지에서 상기 8Khz 비교 클럭의 상승 에지까지의 기간 동안 상기 4.096Mhz의 비트 수를 계수하는 일련의 과정을 말한다. 이러한 슬립 검출 동작은 상기 상위 프로세서가 슬립 검출 시작 명령을 전송하면, 상기 기준 클럭 8Khz를 동기신호로 하여 기준 클럭을 1회 동기시켜서 얻어진 8Khz의 비교 클럭을 만든 후, 상기 8Khz 기준 클럭의 하강 에지에서 비교 클럭 4.096Mhz를 계수하기 시작하며, 이러한 계수 동작은 상기 비교 클럭 8Khz의 상승 에지까지 지속된다. 슬립값은 8비트 데이터로 초기치를 기준 클럭의 위상에 따라서 F8H~FDH중 하나를 설정할 수 있으며, 이 값으로부터 512비트가 바뀌면 1슬립이 발생한 것으로 하여 상기 상위 프로세서로 전달된다. 상기에서 비교클럭인 8Khz 및 4.096Mhz의 주파수는 시스템 클럭을 분주한 클럭이다. 즉, 시스템 클럭이 32.768Mhz클럭이고, 이를 3번 분주시키면 4.096Mhz가 되고, 이 4.096Mhz클럭을 다시 9번 분주하면 비교 클럭인 8Khz를 얻을 수 있다.In more detail, sleep detection refers to a series of processes of counting the number of bits of the 4.096Mhz during the period from the falling edge of the 8Khz reference clock to the rising edge of the 8Khz comparison clock. In the sleep detection operation, when the upper processor transmits a sleep detection start command, a comparison clock of 8Khz obtained by synchronizing the reference clock once with the reference clock 8Khz as a synchronization signal is generated, and then at the falling edge of the 8Khz reference clock. It begins to count the comparison clock 4.096Mhz, and this counting operation continues to the rising edge of the comparison clock 8Khz. The sleep value is 8-bit data, and the initial value can be set to one of F8H to FDH according to the phase of the reference clock. If 512 bits are changed from this value, one sleep is generated and transferred to the upper processor. The comparison clock frequencies of 8Khz and 4.096Mhz are clocks divided by the system clock. In other words, the system clock is 32.768Mhz clock. If you divide it 3 times, it becomes 4.096Mhz, and if you divide this 4.096Mhz 9 times again, you can get the comparison clock 8Khz.

다음으로, 기준클럭 삼중화부(114)는, 다른 기준클럭 수신 및 시스템 클럭 분배부(100', 100")와 상호 감시를 통하여 기준클럭의 삼중화를 제어하게 되고, 상기 기준클럭 버퍼부(115)는 그 삼중화 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택한 기준클럭(8Khz)을 버퍼링하여 시스템 클럭 발생부(200)에 전달한다. 그리하면 시스템 클럭 발생부(200)는 전달되는 기준클럭에 PLL(Phase Locked Loop)을 통해 동기된 32.768Mhz 시스템 클럭을 발생하게 된다.Next, the reference clock tripler 114 controls the tripleization of the reference clock through mutual monitoring with other reference clock receiving and system clock distribution units 100 'and 100 ", and the reference clock buffer unit 115. ) Buffers the reference clock (8Khz) selected by the reference clock selector 112 and transmits the buffered reference clock to the system clock generator 200. The system clock generator 200 is then transmitted. The reference clock generates a synchronized 32.768Mhz system clock through a phase locked loop (PLL).

즉, 시스템 클럭 발생부(200)는, 도 7에 도시된 바와 같이, 위상차 검출부(201)에서 기준클럭 수신 및 시스템 클럭 발생부(100)에서 얻어지는 동기용 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 위상차 비교 클럭중 하나를 선택하고, 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하여 제어부(202)에 전달해주게 된다.That is, as shown in FIG. 7, the system clock generator 200 is obtained from a system clock generator that is different from the synchronization reference clock obtained by the phase difference detector 201 and the synchronization clock obtained by the system clock generator 100. One of the phase difference comparison clocks is selected, and the phase difference between the selected clock and the internal oscillation clock is detected and transmitted to the controller 202.

제어부(202)는 그 검출된 위상차에 따라 시스템 클럭 발생 제어신호를 생성하여 시스템 클럭 발생기(204)에 전달해주게 되고, 이에 따라 시스템 클럭 발생기(204)는 그 시스템 클럭 발생 제어신호에 의거 32.768MHz의 시스템 클럭을 발생하여 상기 기준클럭 수신 및 시스템 클럭 분배부(100)에 피드백 시키게 된다. 여기서 도 7의 프로세서간 동기 정합부(203)는 삼중화된 시스템 클럭 발생장치의 프로세서간 통신 경로를 제공하게 된다.The control unit 202 generates a system clock generation control signal according to the detected phase difference and transmits it to the system clock generator 204. Accordingly, the system clock generator 204 generates a 32.768 MHz signal based on the system clock generation control signal. The system clock is generated and fed back to the reference clock receiving and system clock distribution unit 100. Here, the interprocessor synchronization matching unit 203 of FIG. 7 provides an interprocessor communication path of the triplexed system clock generator.

그리고 상기와 같이 시스템 클럭이 제공되면 기준 클럭 수신 및 시스템 클럭 분배부(100)내 시스템 클럭 분배부(120)는, 입력되는 시스템 클럭을 분배하여 교환기내의 다른 장치에 제공한다.When the system clock is provided as described above, the system clock distribution unit 120 in the reference clock reception and system clock distribution unit 100 distributes the input system clock and provides the system clock to another device in the exchange.

즉, 시스템 클럭 분배부(120)내의 시스템 클럭 감시부(121)는, 각각의 시스템 클럭 발생부에서 각각 발생된 3회선 시스템 클럭의 상태를 감시하고, 그 감시결과치를 시스템 클럭 선택부(122) 및 시스템 클럭 분배 제어부(125)에 제공해 주게 된다. 여기서 시스템 클럭 감시부(121)의 동작은 전술한 기준클럭 감시부(111)의 구성 및 작용과 동일하며, 단지 입력 클럭이 기준 클럭인지(기준클럭 감시부)아니면 시스템 클럭인지(시스템 클럭 감시부)의 차이만 있으므로, 중복 설명을 회피하기 위해서 그의 자세한 설명은 생략한다.That is, the system clock monitoring unit 121 in the system clock distribution unit 120 monitors the state of the three-line system clock generated at each system clock generation unit, and the monitoring result is monitored by the system clock selection unit 122. And the system clock distribution control unit 125. Here, the operation of the system clock monitor 121 is the same as the configuration and operation of the above-described reference clock monitor 111, and only whether the input clock is a reference clock (reference clock monitor) or a system clock (system clock monitor) Since only the difference of) is used, detailed description thereof will be omitted to avoid duplicate explanation.

다음으로, 시스템 클럭 선택 제어부(124)는, 도 6에 도시된 바와 같이, 제1 내지 제3 래치(241~243)에서 3개의 시스템 클럭 발생부(200, 200', 200")로부터 각각 주기적으로 보내지는 마스터 코드값을 래치하여 출력시키고, 제1 내지 제3 감시부(247~249)는 그 3개의 마스터 코드를 감시하여 그 결과치를 제1 내지 제3 레지스터(244~246)에 전달해 주어 이전에 래치된 마스터 코드값을 유지하거나 변경된 마스터 코드값을 저장하도록 한다. 즉, 제1 내지 제3 레지스터(244~246)는 상기 제1 내지 제3 감시부(247~249)에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3래치(241~243)에서 각각 얻어지는 마스터 코드값을 출력하거나 이전에 저장된 마스터 코드값을 출력하게 된다. 이에 따라 제1 및 제2 어드레스 디코더(251~252)는 상기 제1 내지 제3 레지스터(244~246)에서 각각 얻어지는 마스터 코드값중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하여 상기 시스템 클럭 선택부(122)에 제공한다.Next, as illustrated in FIG. 6, the system clock selection control unit 124 periodically generates three system clock generators 200, 200 ′, and 200 ″ from the first to third latches 241 to 243. Latches and outputs the master code values sent to the first and third monitoring units 247 to 249 and monitors the three master codes and transmits the result values to the first to third registers 244 to 246. Maintain the previously latched master code value or store the changed master code value, that is, the first to third registers 244 to 246 are signals obtained by the first to third monitoring units 247 to 249, respectively. As a result, the master code values obtained from the first to third latches 241 to 243 are output or the previously stored master code values are output. Masks respectively obtained from the first to third registers 244 to 246 It generates a system clock signal selected by the at least two signal matching of the code values provided to the system clock selector (122).

상기 시스템 클럭 선택부(122)는, 상기 시스템 클럭 감시부(121)에서 얻어지는 시스템 클럭의 상태 감시 결과치와 시스템 클럭 선택 제어부(124)에서 얻어지는 시스템 클럭 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하여 시스템 클럭 버퍼부(126)에 전달한다.The system clock selector 122 may select one of the three system clocks according to a state monitoring result value of the system clock obtained by the system clock monitor 121 and a system clock control signal obtained by the system clock select controller 124. The system clock is selected and transferred to the system clock buffer unit 126.

즉, 시스템 클럭 선택부(122)는 도 4에 도시된 바와 같이, ECL/TTL변환부(221)에서 각각의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3개의 ECL 시스템 클럭을 TTL신호로 변환을 하게되고, 시스템 클럭 감시부(121)는 상기 3개의 시스템 클럭을 감시하여, 그 중 가장 양호한 시스템 클럭이 선택되도록 3/1 선택부(222)에 해당 제어신호를 전달한다. 그러면 3/1선택부(222)는 상기 제어신호에 대응하는 시스템 클럭을 선택할 수 있도록 시스템 클럭 선택신호를 클럭 선택기(223)에 전달해주게 되고, 상기 클럭 선택기(223)는 그 시스템 클럭 선택 신호에 따라 상기 ECL/TTL 변환부(221)에서 얻어지는 3개의 시스템 클럭중 상기 시스템 클럭 선택 신호에 대응하는 시스템 클럭을 선택하여 시스템 클럭 버퍼부(126)에 전닳해준다.That is, as shown in FIG. 4, the system clock selector 122 selects three ECL system clocks obtained from the respective system clock generators 200, 200 ′, and 200 ″ by the ECL / TTL converter 221. The system clock monitor 121 monitors the three system clocks and transfers the corresponding control signals to the 3/1 selector 222 so that the best system clock is selected. Then, the 3/1 selector 222 transmits a system clock selection signal to the clock selector 223 so as to select a system clock corresponding to the control signal, and the clock selector 223 is connected to the system clock selection signal. Accordingly, the system clock corresponding to the system clock selection signal is selected from the three system clocks obtained by the ECL / TTL converter 221 and then worn out in the system clock buffer unit 126.

그러면 시스템 클럭 버퍼부(126)는 그 전달되는 시스템 클럭을 버퍼링하여 시스템 클럭 공급부(127)에 전달하게 되고, 시스템 클럭 공급부(127)는 그 버퍼링된 시스템 클럭을 교환기에서 필요로 하는 각 장치에 공급하게 된다.Then, the system clock buffer unit 126 buffers the transferred system clock to the system clock supply unit 127, and the system clock supply unit 127 supplies the buffered system clock to each device required by the exchange. Done.

다음으로, 미세 위상차 검출부(230)는 도 5에 도시된 바와 같이, 제1플립플롭(231)에서 3매의 시스템 클럭 발생부(200, 200', 200")에서 각각 발생된 시스템 클럭(시스템클럭0, 시스템클럭1, 시스템클럭2)중 시스템클럭0과 시스템클럭1간 위상이 빠르고 늦음(PD1, PD2)을 검출하게 되고, 제1배타적 논리합소자(234)에서 그 시스템클럭0과 시스템클럭1을 배타적으로 논리합하여 위상차의 발생 여부(PD3)를 검출하게 된다.Next, as illustrated in FIG. 5, the fine phase difference detection unit 230 generates system clocks generated by three system clock generators 200, 200 ′, and 200 ″ in the first flip-flop 231. Among clock 0, system clock 1, and system clock 2, the phase between system clock 0 and system clock 1 is detected quickly and late (PD1, PD2), and the first exclusive logical sum element 234 detects the system clock 0 and system clock. By exclusively ORing 1, it is detected whether a phase difference occurs (PD3).

또한, 제2플립플롭(232)에서는 시스템클럭0과 시스템클럭2간 위상의 빠르고 늦음(PD4, PD5)을 검출하게 되고, 제2배타적 논리합소자(235)에서 그 시스템클럭 0과 시스템클럭 2를 배타적 논리합하여 위상차의 발생여부(PD6)를 검출하게 된다.In addition, the second flip-flop 232 detects the fast and late phases PD4 and PD5 of the phase between the system clock 0 and the system clock 2, and the system clock 0 and the system clock 2 are detected by the second exclusive logic element 235. The exclusive OR is used to detect whether the phase difference is generated PD6.

또한, 제3플립플롭(233)에서는 시스템클럭1과 시스템클럭2간 위상의 빠르고 늦음(PD7, PD8)을 검출하게 되고, 제3배타적 논리합소자(236)에서 그 시스템클럭1과 시스템클럭 2을 배타적 논리합하여 위상차의 발생여부(PD9)를 검출하게 된다.In addition, the third flip-flop 233 detects the fast and late phases PD7 and PD8 of the phase between the system clock 1 and the system clock 2, and the system clock 1 and the system clock 2 are detected by the third exclusive logic element 236. The exclusive OR is used to detect the occurrence of the phase difference PD9.

이렇게 검출되는 미세 위상차는 다시 시스템 클럭 발생부로 피드백되어 시스템 클럭 발생부로 하여금 시스템 클럭 발생부내에 있는 항온 전압제어 발진기(도면에는 미도시)를 제어하여 시스템 클럭들에 대한 위상의 빠르고 늦음을 조정하여 미세 위상차 조정 기능이 수행토록 한다.The detected fine phase difference is fed back to the system clock generator to control the constant voltage controlled oscillator (not shown) in the system clock generator to adjust the fast and slow phase of the system clocks. Let the phase difference adjustment function be performed.

이러한 미세 위상차 조정은 동일한 빠르기의 클럭이 입력되더라도 그 두 클럭간의 라이징과 폴링 시간이 달라 한 클럭의 오류 발생으로 주 클럭이 변경될 때에도 분배되는 시스템 클럭의 상태가 듀티 사이클(Duty cycle)이 양호(로직레벨 "0"과 로직레벨 "1"이 50대 50인 상태)하도록 해주는 기능이다.This fine phase difference adjustment has a good duty cycle even when the clock of the same speed is input, even though the rising and polling times of the two clocks are different, even when the main clock is changed due to an error of one clock. Logic level "0" and logic level "1" are 50 to 50).

여기서, 미세 위상차는 일반적인 위상차와는 다른 개념이다. 일반적으로 위상차라 함은 주파수의 차이를 말하며, 미세 위상차는 동일 주파수 내에서 앞섬과 뒤짐을 나타낸다. 예를 들면, 두 개의 10MHz 클럭이 동일하게 입력되고 있을 때 똑같은 시간에 논리레벨 "1"이 되고, 똑같은 시간에 논리레벨 "0"이 되면, 위상차도 없고 미세 위상차도 존재하지 않는다. 그러나 같은 10Mhz클럭이 입력되더라도 1ns 또는 10ns 등 하나의 클럭이 다른 클럭에 비해 논리레벨 "1"이 또는 논리레벨 "0"이 먼저 되면 위상차는 없으나 미세 위상차는 발생하고 있음을 알 수 있다.Here, the fine phase difference is a concept different from the general phase difference. In general, the phase difference refers to a difference in frequency, and the fine phase difference indicates leading and falling within the same frequency. For example, when two 10 MHz clocks are input identically, the logic level is "1" at the same time, and when the logic level is "0" at the same time, there is no phase difference and there is no fine phase difference. However, even if the same 10Mhz clock is input, when one clock such as 1ns or 10ns has a logic level of "1" or a logic level of "0" first, it can be seen that there is no phase difference but a fine phase difference occurs.

이상에서 상세히 설명한 바와 같이, 본 발명은 1개의 셀프에 2종의 회로팩만을 구비한 상태에서도 기존의 망동기 장치와 동일한 역할을 수행할 수 있으므로, 기존에 2개의 셀프에 10여종의 회로팩을 구성하여 이루어지는 종래 망동기 장치에 비해 회로 구성이 용이함은 물론 가격면에서도 경제적이고 장치의 부피도 작아져 콤팩트화도 가능한 이점이 있다.As described in detail above, the present invention can perform the same role as the conventional network synchronizer even in the state provided with only two circuit packs in one shelf, the existing 10 circuit packs in the two shelf Compared with the conventional manipulator device, which is constructed, the circuit configuration is easy, as well as the cost, and the device has a small volume, thereby making it compact.

Claims (8)

상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 생성하여 교환기의 타장치에 분배해주는 망동기 장치에 있어서, 하나의 회로팩에 구비되며 삼중화를 위해 3매로 구성되어, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 후단의 시스템 클럭 발생부에 제공해주고, 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준클록 수신 및 시스템 클럭 분배부와; 상기 하나의 회로팩과 다른 하나의 회로팩에 구비되며 삼중화를 위해 3매로 구성되어, 상기 기준클럭 수신 및 시스템 클럭 분배부에서 얻어지는 기준 클럭에 동기된 시스템 클럭을 발생하는 시스템 클럭 발생부를 포함하여 구성된 것을 특징으로 하는 교환기의 망동기 장치.A network synchronizer that generates a system clock synchronized with a reference clock of an upper station exchange and distributes it to other devices of the exchange, wherein the reference clock obtained from the relay line device is provided in one circuit pack. A reference clock reception and system clock distribution unit for receiving and providing the system clock generation unit at a later stage, distributing the system clock obtained from the system clock generation unit and supplying the system clock to another device of the exchange; It is provided in the one circuit pack and the other circuit pack and is composed of three for triplet, including a system clock generator for generating a system clock synchronized with the reference clock obtained from the reference clock receiving and system clock distribution unit A network device of the exchanger, characterized in that configured. 제1항에 있어서, 상기 기준클럭 수신 및 시스템 클럭 분배부는, 중계선 장치로부터 얻어지는 3회선의 기준클럭을 수신하여 시스템 클럭 발생부에 제공해주는 기준클럭 수신부와; 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 시스템 클럭 분배부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.2. The apparatus of claim 1, wherein the reference clock receiving and system clock distributing unit comprises: a reference clock receiving unit receiving a three-line reference clock obtained from the relay line device and providing the three-phase reference clock to the system clock generator; And a system clock distributor for distributing a system clock obtained from the system clock generator and supplying the system clock to another device of the exchange. 제1항에 있어서, 상기 시스템 클럭 발생부는, 상기 기준클럭 수신 및 시스템클럭 발생부에서 얻어지는 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 기준 클럭중 하나를 선택하고 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하는 위상차 검출부와, 상기 위상차 검출부에서 검출한 위상차를 처리하고 시스템 클럭 발생장치 전체 동작을 제어하는 제어부와, 상기 제어부의 제어에 따라 시스템 클럭 발생부의 프로세서간 통신 경로를 제공하는 프로세서간 통신 정합부와, 상기 제어부에서 얻어지는 위상차 처리값에 따라 수신된 기준 클럭에 동기되는 시스템 클럭을 발생하는 시스템 클럭 발생기로 구성된 것을 특징으로 하는 교환기의 망동기 장치.The clock generator of claim 1, wherein the system clock generator selects one of a reference clock obtained from the reference clock receiver and a system clock generator and a reference clock obtained from another system clock generator and sets a phase difference between the selected clock and an internal oscillation clock. A phase difference detection unit for detecting a signal, a control unit for processing the phase difference detected by the phase difference detection unit, and controlling the overall operation of the system clock generator, and inter-processor communication matching for providing a communication path between processors under the control of the control unit. And a system clock generator for generating a system clock synchronized with the received reference clock according to the phase difference processing value obtained from the control unit. 제3항에 있어서, 상기 기준클럭 수신부는, 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭의 상태를 감시하는 기준클럭 감시부와, 상기 기준클럭 감시부에서 얻어지는 기준클럭 상태에 따라 수신한 3회선의 기준클럭중 하나의 기준클럭을 선택하는 기준클럭 선택부와, 상기 수신한 3회선의 기준클럭중 슬립검출용 기준 클럭을 선택하는 슬립 검출용 기준클럭 선택부와, 기준 클럭의 삼중화를 콘트롤하는 기준클럭 삼중화부와, 상기 기준클럭 삼중화부에서 얻어지는 제어신호에 따라 상기 기준클럭 선택부에서 선택된 기준클럭을 버퍼링하여 시스템 클럭 발생부로 전달해주는 기준클럭 버퍼부와, 상기 슬립검출용 기준클럭 선택부에서 선택된 기준클럭으로부터 슬립을 검출하여 상위 프로세서로 전달해주는 슬립 검출부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.The apparatus of claim 3, wherein the reference clock receiving unit comprises: a reference clock monitoring unit for monitoring a state of a reference clock of up to three lines received from the relay line device, and three lines received according to the reference clock state obtained by the reference clock monitoring unit; A reference clock selector for selecting one of the reference clocks of the reference clock, a slip detection reference clock selector for selecting a slip detection reference clock among the received three-line reference clocks, and a tripled reference clock A reference clock buffer unit for buffering the reference clock selected by the reference clock selector according to a control signal obtained from the reference clock triplexer, and transmitting the buffered reference clock to the system clock generator; and the slip detection reference clock selector Slip detection unit for detecting the slip from the reference clock selected in the transfer to the upper processor characterized in that Is the exchanger device of the exchanger. 제3항에 있어서, 상기 시스템 클럭 분배부는, 상기 시스템클럭 발생부에서 각각 얻어지는 3개의 시스템 클럭의 상태를 감시하는 시스템 클럭 감시부와, 상기 시스템 클럭 감시부에서 발생된 상태 감시 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하는 시스템 클럭 선택부와, 상기 3개의 시스템 클럭간의 미세 위상차를 검출하는 미세 위상차 검출부와, 상기 시스템 클럭 선택부가 하나의 시스템 클럭을 선택토록 제어신호를 발생하는 시스템 클럭 선택제어부와, 상기 상위 프로세서와 통신을 통하여 시스템 클럭 분배를 제어하는 시스템클럭 분배 제어부와, 상기 시스템클럭 분배 제어부에서 발생된 분배 제어신호에 따라 상기 시스템 클럭 선택부에서 선택한 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼부와, 상기 시스템 클럭 버퍼부에서 버퍼링된 시스템 클럭을 타 교환기의 장치가 필요로 하는 클럭으로 분배해주는 시스템 클럭 공급부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.4. The system clock distribution unit of claim 3, wherein the system clock distribution unit comprises: a system clock monitoring unit for monitoring the states of three system clocks respectively obtained by the system clock generation unit; and the system clock distribution unit according to the state monitoring control signal generated by the system clock monitoring unit. A system clock selector for selecting one system clock among three system clocks, a fine phase difference detector for detecting a fine phase difference between the three system clocks, and a system clock selector for generating a control signal to select one system clock Buffers a system clock selection control unit, a system clock distribution control unit for controlling system clock distribution through communication with the upper processor, and a system clock selected by the system clock selection unit according to a distribution control signal generated by the system clock distribution control unit. And a system clock buffer section for outputting the Network system clock synchronization device of the exchange of another buffered system clock from the exchange apparatus, characterized in that the buffer unit is configured to supply the system clock which distributes the clock as needed. 제5항에 있어서, 상기 시스템 클럭 선택부는, 망동기 장치를 구성하는 3개의 시스템 클럭 발생부로부터 얻어지는 3회선의 ECL(Emitter Coupled Logic)시스템 클럭을 TTL 신호로 변환하는 ECL/TTL 변환부와, 상기 시스템 클럭 감시부로부터 시스템 클럭의 상태 정보를 받아 3회선의 시스템 클럭중 하나의 시스템 클럭이 선택되도록 제어신호를 발생하는 3/1 선택부와, 상기 3/1선택부에서 발생되는 시스템 클럭 선택신호에 따라 상기 ECL/TTL 변환부로부터 얻어지는 시스템 클럭중 하나를 선택하여 시스템 클럭 버퍼부에 전달해주는 클럭 선택기로 구성된 것을 특징으로 하는 교환기의 망동기 장치.The ECL / TTL converter of claim 5, wherein the system clock selector comprises: an ECL / TTL converter converting a three-line ECL (Emitter Coupled Logic) system clock obtained from three system clock generators constituting a network synchronizer into a TTL signal; A 3/1 selector for generating a control signal to receive a system clock state information from the system clock monitor and to select one system clock among three line system clocks, and a system clock selected from the 3/1 selector And a clock selector configured to select one of the system clocks obtained from the ECL / TTL converter according to the signal and transmit the selected system clock to the system clock buffer. 제5항에 있어서, 상기 미세 위상차 검출부는, 3개의 시스템 클럭 발생부로부터 얻어지는 3개의 시스템 클럭중 제1 및 제2 시스템 클럭간의 위상차를 검출하는 제1플립플롭 및 제1배타적 논리합소자와, 상기 제1시스템클럭과 제3시스템 클럭간의 위상차를 검출하는 제2플립플롭 및 제2배타적 논리합소자와, 상기 제2시스템 클럭과 제3시스템 클럭간의 위상차를 검출하는 제3플립플롭 및 제3배타적 논리합소자로 구성된 것을 특징으로 하는 교환기의 망동기 장치.6. The apparatus of claim 5, wherein the fine phase difference detector comprises: a first flip-flop and a first exclusive logical sum device for detecting a phase difference between first and second system clocks among three system clocks obtained from three system clock generators; A second flip-flop and a second exclusive logic sum to detect a phase difference between the first system clock and a third system clock, and a third flip-flop and a third exclusive logic sum to detect a phase difference between the second system clock and the third system clock. An exchanger device of an exchanger, comprising: an element. 제5항에 있어서, 상기 시스템 클럭 선택 제어부는, 3개의 시스템 클럭 발생부로부터 각각 얻어지는 마스터 코드값을 래치하는 제1 내지 제3 래치와, 상기 마스터 코드가 전송되는지를 감시하는 제1 내지 제3 감시부와, 상기 제1 내지 제3 감시부에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3 래치에서 각각 얻어지는 마스터 코드값을 출력하거나 이전의 마스터 코드값을 출력하는 제1 내지 제3 레지스터와, 상기 제1 내지 제3 레지스터에서 각각 얻어지는 마스터 코드값 중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하는 제1 및 제2 어드레스 디코더로 구성된 것을 특징으로 하는 교환기의 망동기장치.6. The system of claim 5, wherein the system clock selection control section comprises: first to third latches for latching master code values respectively obtained from three system clock generation sections, and first to third monitoring whether the master code is transmitted. A first to third registers outputting master code values obtained from the first to third latches or outputting previous master code values according to a monitoring unit and signals obtained from the first to third monitoring units, respectively; And first and second address decoders for generating a system clock selection signal by two or more identical signals among master code values obtained in the first to third registers, respectively.
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