KR100440572B1 - A system for clock synchronization between switch boards with redundancy and line boards - Google Patents
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Abstract
본 발명은 이중화된 구조의 스위치 보드와 복수의 라인 접속 보드 사이의 클럭 동기화를 위한 시스템에 관한 것이다.The present invention relates to a system for clock synchronization between a redundant switch board and a plurality of line connection boards.
본 발명의 클럭 동기화를 위한 시스템에서는 두 개의 이중화된 스위치 보드에 동기클럭을 생성하는 클럭 회로부가 구비되어 있고, 복수의 라인 접속 보드에 동기 클럭 선택부가 구비되어, 상기 스위치 보드에서 출력되는 제어신호에 따라 액티브 상태인 스위치 보드의 동기클럭이 상기 각 라인 접속 보드에서 선택됨으로써, 이중화된 스위치 보드와 각 라인 접속 보드 사이의 클럭 동기화가 구현될 수 있다. 또한, 본 발명의 클럭 동기화를 위한 시스템에서는 클럭 발생을 위한 보드를 별도로 구비하지 않고 스위치 보드에 포함시켜 구성함으로써 안정적으로 클럭을 생성할 수 있을 뿐만 아니라 시스템의 제조비용을 낮출 수 있다.In the system for clock synchronization of the present invention, two redundant switch boards are provided with a clock circuit unit for generating a synchronous clock, and a plurality of line connection boards are provided with a synchronous clock selector to control signal output from the switch board. Accordingly, the synchronization clock of the switch board in the active state is selected in each of the line connection boards, so that clock synchronization between the redundant switch board and each line connection board can be implemented. In addition, in the system for clock synchronization according to the present invention, by including the board for generating the clock in a switch board, the clock can be stably generated and the manufacturing cost of the system can be lowered.
Description
본 발명은 클럭 동기장치에 관한 것으로서, 더욱 상세하게는 이중화된 구조의 스위치 보드와 라인 접속 보드 사이의 클럭 동기화를 위한 시스템에 관한 것이다.The present invention relates to a clock synchronization device, and more particularly, to a system for clock synchronization between a switch board and a line connection board of a redundant structure.
이중화된 구조의 스위치 보드와 라인 접속 보드를 갖는 시스템, 예를 들어 비동기 전송 모드(ATM : Asynchronous Transfer Mode) 교환 시스템에서는, 스위치 보드와 라인 접속 보드 사이의 클럭 동기화가 필요하다.In a system having a redundant switch board and a line connection board, for example, an Asynchronous Transfer Mode (ATM) switching system, clock synchronization between the switch board and the line connection board is required.
종래에는, 시스템 내에 동기 클럭을 제공하기 위하여, 클럭 발생 및 분배 보드를 별도로 구비하여 스위치 보드와 라인 접속 보드에 동기 클럭을 공급하고, 상기 클럭 발생 보드와 클럭 분배 보드를 케이블 또는 보드 내의 배선 패턴을 이용하여 연결하는 방식이 사용되고 있다. 이러한 공지 기술은 대한민국 특허공개 제2000-41887호(공개일자 : 2000년 7월 15일)에 공개된 바 있다. 이하, 도 1을 참조하여 상기 공지 기술에 대해 설명한다.Conventionally, in order to provide a synchronous clock in a system, a clock generation and distribution board is separately provided to supply a synchronous clock to a switch board and a line connection board, and the clock generation board and the clock distribution board are connected to a cable or a wiring pattern in the board. The connection method is used. This known technology has been published in Korean Patent Publication No. 2000-41887 (published date: July 15, 2000). Hereinafter, the known technology will be described with reference to FIG. 1.
도 1에는 종래의 클럭 동기장치의 회로 구성이 도시되어 있다.1 shows a circuit configuration of a conventional clock synchronizer.
상기 도 1에 도시되어 있듯이, 종래의 클럭 동기장치는 클럭 발생 보드(101) 및 2개의 클럭 발생 및 분배 보드(102, 103)로 이루어져 있다. 상기 클럭 발생 및 분배 보드(102, 103)는 하나의 보드에 통합될 수도 있고, 케이블이나 배선패턴으로 서로 연결된 별도의 보드로 구성될 수도 있다. 상기 도 1에서는 하나의 보드에 통합된 경우가 예시되고 있다.As shown in FIG. 1, the conventional clock synchronizing apparatus includes a clock generation board 101 and two clock generation and distribution boards 102 and 103. The clock generation and distribution boards 102 and 103 may be integrated into one board or may be configured as separate boards connected to each other by a cable or a wiring pattern. In FIG. 1, the case of being integrated into one board is illustrated.
상기 클럭 발생 보드(101)는 외부로부터 입력되는 외부 동기 기준 클럭으로 동기 기준 클럭을 발생시키며, 상기 동기 기준 클럭을 클럭 발생 및 분배 보드(102, 103)에 공급한다. 상기 클럭 발생 보드(101)는 내부에 클럭 발생기를 구비하여 자체의 클럭으로 동기 기준 클럭을 발생시킬 수도 있다. 상기 클럭 발생 및분배 보드(102, 103)는 상기 동기 기준 클럭을 이용하여 동기 클럭을 발생시키고, 이를 각 스위치 보드와 라인 접속 보드에 공통으로 공급함으로써 스위치 보드와 라인 접속 보드 사이에 클럭 동기화가 이루어질 수 있도록 한다.The clock generation board 101 generates a synchronization reference clock as an external synchronization reference clock input from the outside, and supplies the synchronization reference clock to the clock generation and distribution boards 102 and 103. The clock generation board 101 may include a clock generator therein to generate a synchronous reference clock using its own clock. The clock generation and distribution boards 102 and 103 generate a synchronous clock by using the synchronous reference clock and supply them to each switch board and the line connection board in common to achieve clock synchronization between the switch board and the line connection board. To help.
그러나, 상기 설명된 종래의 클럭 동기장치는 시스템 내에 별도의 보드 형태로 설치됨으로써, 클럭 발생 블록에서 장애가 발생하면, 스위치 보드와 라인 접속 보드에 클럭이 공급되지 않는다고 하는 문제가 있다. 또한, 스위치 보드 등을 이중화시키는 경우에, 클럭 동기화를 위한 별도의 보드를 제작해야 되므로, 시스템의 제조비용이 상승한다는 문제가 있다.However, the conventional clock synchronizing apparatus described above has a problem in that the clock is not supplied to the switch board and the line connection board when a failure occurs in the clock generation block by being installed in a separate board form in the system. In addition, in the case of duplexing the switch board and the like, since a separate board for clock synchronization must be manufactured, there is a problem that the manufacturing cost of the system increases.
한편, 이중화 구조를 가진 보드에 각각 클럭 발생 장치를 구성하고, 보드 탈장 또는 실장시 이를 감지하여 클럭을 공급함으로써 이중화 보드의 실장 또는 탈장이 있더라도 클럭을 안정적으로 시스템에 공급할 수 있는 방법이 제안되어 있다. 상기 종래 기술은 대한민국 특허공개 제2000-32961호(공개일자 : 2000년 6월 15일)에 공개된 바 있다. 그러나, 상기 방법에서는 보드의 탈장 또는 실장에 중점이 두어져 있을 뿐, 보드내의 상태나 외부의 명령을 감지할 수 없는 문제점이 있다.On the other hand, by configuring a clock generator on each board having a redundant structure, and by detecting the board when mounting or mounting the board, a method has been proposed to stably supply the clock even if the redundant board is mounted or mounted. . The prior art was disclosed in Korean Patent Publication No. 2000-32961 (published date: June 15, 2000). However, the above method has a problem in that only the hermetic or mounting of the board is focused, and the state of the board or an external command cannot be detected.
본 발명은 상기한 바와 같은 기술적 배경 하에 이루어진 것으로서, 이중화 구조를 갖는 스위치 보드와 이 스위치 보드에 각각 연결된 복수의 라인 접속 보드를 갖는 시스템에서 상기 스위치 보드와 라인 접속 보드 사이의 클럭 동기화를 구현할 수 있는 시스템을 제공하는 것을 목적으로 한다.The present invention has been made under the technical background as described above, and in the system having a switch board having a redundant structure and a plurality of line connection boards connected to the switch board, the clock synchronization between the switch board and the line connection board can be implemented. It is an object to provide a system.
도 1은 종래의 클럭 동기장치의 회로 구성도.1 is a circuit diagram of a conventional clock synchronizer.
도 2는 본 발명에 따른 클럭 동기장치의 회로 구성도.2 is a circuit diagram of a clock synchronizing apparatus according to the present invention;
도 3은 상기 도 2에 도시된 클럭 회로부의 상세 구성도.3 is a detailed block diagram of the clock circuit shown in FIG. 2;
도 4는 상기 도 2에 도시된 동기 클럭 선택부의 상세 구성도.4 is a detailed configuration diagram of a synchronous clock selection unit shown in FIG. 2;
도 5는 상기 도 4에 도시된 신호들의 파형도.5 is a waveform diagram of the signals shown in FIG. 4;
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
210, 220 : 스위치 보드 230, 240 : 라인 접속 보드210, 220: switch board 230, 240: line connection board
211, 221 : 스위칭부 212, 222 : 클럭 회로부211 and 221: switching unit 212 and 222: clock circuit unit
231, 241 : 동기클럭 선택부 232, 242 : 정합 기능부231, 241: Sync clock selector 232, 242: Matching function
상기한 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
절체신호에 따라 스위칭을 수행하는 두 개의 이중화된 스위치 보드와, 복수의 라인 접속 보드로 이루어진 시스템으로서,A system consisting of two redundant switch boards and a plurality of line connection boards for switching according to a switching signal,
상기 각 스위치 보드는,Each switch board,
절체신호에 따라 스위칭을 수행하고, 이중화 제어신호를 상기 각 스위치 보드 사이에서 교환하여 이중화 상태를 나타내는 제어신호를 생성하며, 상기 생성된 제어신호를 상기 복수의 라인 접속 보드에 출력시키는 스위칭부; 및A switching unit which performs switching according to a switching signal, generates a control signal indicating a redundancy state by exchanging redundancy control signals between the switch boards, and outputs the generated control signals to the plurality of line connection boards; And
소정의 기준클럭을 이용하여 상기 라인 접속 보드의 갯수에 해당하는 동기클럭을 생성하고, 상기 생성된 복수의 동기클럭을 상기 복수의 라인 접속 보드에 출력시키는 클럭 회로부를 포함하고,A clock circuit unit generating a synchronous clock corresponding to the number of the line connection boards by using a predetermined reference clock, and outputting the generated synchronous clocks to the plurality of line connection boards,
상기 각 라인 접속 보드는,Each said line connection board,
상기 두 개의 이중화된 스위치 보드 각각으로부터 제어신호와 동기클럭을 받아들이고, 상기 각 스위치 보드의 제어신호를 판별하여 액티브 상태인 스위치 보드에서 출력된 동기클럭을 선택하는 동기클럭 선택부; 및A synchronous clock selection unit which receives a control signal and a synchronous clock from each of the two redundant switch boards, determines a control signal of each switch board, and selects a synchronous clock output from an active switch board; And
상기 동기클럭 선택부에 의해 선택된 동기클럭을 이용하여 라인 정합을 수행하는 정합 기능부를 포함하는 것을 특징으로 한다.And a matching function unit performing line matching using the sync clock selected by the sync clock selecting unit.
상기한 본 발명에 따르면, 이중화된 두 개의 스위치 보드에서 생성된 제어신호와 동기클럭이 복수의 라인 접속 보드에 각각 입력되고, 제어신호의 상태에 따라 액티브 상태인 스위치 보드에서 생성된 동기클럭이 라인 접속 보드의 정합 기능부에서 사용됨으로써, 상기 스위치 보드와 라인 접속 보드 사이의 클럭 동기화가 달성될 수 있다. 또한, 이러한 클럭 생성 기능을 갖는 회로가 이중화된 스위치 보드에 각각 내장됨으로써, 클럭 생성 회로의 장애로 인해 스위치 보드와 라인 접속 보드에서 클럭 공급이 중단되는 문제는 해결될 수 있다. 또한, 별도의 클럭 생성 회로를 시스템에 구비할 필요가 없으므로, 시스템의 제조비용이 낮추어질 수 있다.According to the present invention described above, the control signal and the synchronous clock generated in the two redundant switch boards are respectively input to the plurality of line connection boards, the synchronous clock generated in the switch board active in accordance with the state of the control signal line By being used in the matching function of the connection board, clock synchronization between the switch board and the line connection board can be achieved. In addition, since a circuit having such a clock generation function is embedded in each of the redundant switch boards, the problem that the clock supply is stopped at the switch board and the line connection board due to the failure of the clock generation circuit can be solved. In addition, since a separate clock generation circuit does not need to be provided in the system, the manufacturing cost of the system can be lowered.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2에는 본 발명에 따른 클럭 동기장치의 회로 구성이 도시되어 있다.2 shows a circuit configuration of the clock synchronizing apparatus according to the present invention.
상기 도 2에 도시되어 있듯이, 본 발명에 따른 클럭 동기장치는 2개의 스위치 보드(210, 220)와 N개의 라인 접속 보드(230, 240)로 이루어져 있다. 상기 각 스위치 보드(210, 220)는 스위칭부(211, 221)와 클럭 회로부(212, 222)로 구성되어 있고, 각 라인 접속 보드(230, 240)는 동기 클럭 선택부(231, 241)와 정합 기능부(232, 242)로 구성되어 있다.As shown in FIG. 2, the clock synchronizing apparatus according to the present invention includes two switch boards 210 and 220 and N line connection boards 230 and 240. Each of the switch boards 210 and 220 includes a switching unit 211 and 221 and a clock circuit unit 212 and 222. Each of the line connection boards 230 and 240 may include a synchronous clock selector 231 and 241. Matching function units 232 and 242 are provided.
상기 각 스위칭부(211, 221)에는 외부절체신호와 내부절체신호가 입력되며, 이들 신호에 따라 고유의 스위칭 기능이 수행된다. 도면에 도시되지 않았지만, 상기 각 스위칭부(211, 221)는 스위칭을 제어하기 위한 회로를 내장하고 있다. 상기 각 스위치 보드(210, 220)는 서로 이중화 제어신호를 교환하며, 상기 이중화 제어신호에 따라 자신의 보드가 액티브(active) 보드인지 스탠바이(standby) 보드인지를 결정한다. 또한, 상기 외부절체신호와 내부절체신호가 입력 되면, 소정의 이중화 알고리즘에 따라 자신의 보드 상태를 결정한다. 상기 외부절체신호로는 외부에 있는 프로세서(processor)로 입력되는 절체신호 등이 사용될 수 있다. 상기 내부절체신호로는 스위치 보드 내에 존재하는 절체스위치(도시하지 않음)에서 발생하는신호 등이 사용될 수 있다.The external switching signal and the internal switching signal are input to each of the switching units 211 and 221, and a unique switching function is performed according to these signals. Although not shown in the drawings, each of the switching units 211 and 221 includes a circuit for controlling switching. The switch boards 210 and 220 exchange redundancy control signals with each other, and determine whether their board is an active board or a standby board according to the redundancy control signal. Also, when the external transfer signal and the internal transfer signal are input, the board state is determined according to a predetermined duplication algorithm. As the external switching signal, a switching signal input to an external processor may be used. As the internal transfer signal, a signal generated from a transfer switch (not shown) existing in the switch board may be used.
상기 각 스위치 보드(210, 220)에 구비된 클럭 회로부(212, 222)는 자신이 속한 스위치 보드에서 필요로 하는 자체 클럭과 N개의 라인 접속 보드(230, 240)를 위한 동기클럭을 생성한다. 위와 같은 각종 클럭을 생성하기 위하여, 상기 클럭 회로부(212, 222)는 외부에서 동기 기준클럭을 입력받거나 자체적으로 오실레이터(oscilator)를 구비하여 이를 통해 기준클럭을 생성할 수 있다.The clock circuits 212 and 222 provided in the switch boards 210 and 220 generate their own clocks required by the switch boards to which they belong and the synchronization clocks for the N line connection boards 230 and 240. In order to generate the various clocks as described above, the clock circuits 212 and 222 may receive a synchronization reference clock from the outside or may include an oscillator to generate a reference clock.
즉, 외부에서 동기 기준클럭이 입력되지 않는 시스템 환경일 경우에는, 상기 클럭 회로부(212, 222)에 오실레이터를 구비하여 이를 통해 기준클럭을 생성하며, 외부에서 동기 기준클럭이 입력되는 시스템 환경일 경우에는, 상기 입력된 외부동기 기준클럭을 이용하여 기준클럭을 생성한다. 본 실시예에서는, 외부동기 기준클럭이 상기 각 클럭 회로부(212, 222)에 입력되는 것으로 가정하고 있다.That is, in a system environment in which a synchronous reference clock is not input from the outside, an oscillator is provided in the clock circuit units 212 and 222 to generate a reference clock, and in a system environment in which the synchronous reference clock is input from the outside. Next, the reference clock is generated using the input external synchronization reference clock. In this embodiment, it is assumed that an external synchronization reference clock is input to each of the clock circuit units 212 and 222.
상기 각 클럭 회로부(212, 222)는 상기 외부동기 기준클럭을 이용하여 자체 클럭을 생성하고 이를 자신이 속한 스위치 보드의 스위칭부(211, 221)에 공급한다. 또한, 상기 각 클럭 회로부(212, 222)는 상기 외부동기 기준클럭을 이용하여 N개의 라인 접속 보드(230, 240)를 위한 동기클럭을 생성하고, 생성된 동기클럭을 상기 각 라인 접속 보드(230, 240)에 공급한다. 상기 스위치 보드(210, 220)의 스위칭부(211, 221)와 클럭 회로부(212, 222)에서 각각 생성된 제어 신호와 동기 클럭은 N개의 라인 접속 보드(230, 240) 내의 동기 클럭 선택부(231, 241)에 입력된다. 상기 각 동기 클럭 선택부(231, 241)는 입력된 제어 신호를 판단하여 액티브 상태에 있는 스위치 보드로부터 입력된 동기 클럭을 선택하고, 선택된 동기 클럭을대응하는 정합 기능부(232, 242)에 공급한다. 상기 설명된 바와 같은 구조에 의해, 시스템 내에 별도의 클럭 보드를 구성하지 않고도, 각 스위치 보드와 라인 접속 보드 사이의 클럭 동기화를 실현할 수 있다.Each of the clock circuits 212 and 222 generates its own clock using the external synchronization reference clock and supplies it to the switching units 211 and 221 of the switch board to which it belongs. In addition, the clock circuits 212 and 222 generate synchronous clocks for the N line connection boards 230 and 240 by using the external synchronization reference clock, and generate the generated synchronous clocks to the line connection boards 230. , 240). The control signals and the synchronous clocks generated by the switching units 211 and 221 and the clock circuits 212 and 222 of the switch boards 210 and 220, respectively, are synchronized with the synchronous clock selector within the N line connection boards 230 and 240. 231, 241). Each of the synchronization clock selectors 231 and 241 determines an input control signal, selects an input synchronization clock from an active switch board, and supplies the selected synchronization clock to the matching function unit 232 or 242. do. By the structure as described above, it is possible to realize clock synchronization between each switch board and the line connection board without configuring a separate clock board in the system.
도 3에는 상기 도 2에 도시된 클럭 회로부(212, 222)의 상세한 구성이 도시되어 있다. 상기 도 3에 도시되어 있듯이, 상기 클럭 회로부(212, 222)는 클럭 발생부(301)와 클럭 분배부(302)로 구성되어 있다. 앞서 개략적으로 언급한 바와 같이, 상기 클럭 발생부(301)는 외부에서 동기를 맞추기 위해 입력된 외부동기 기준클럭 또는 자체에서 발진(oscillation)을 통해 생성된 클럭을 이용하여 기준클럭을 생성한다. 상기 클럭 발생부(301)에서 생성된 기준클럭은 클럭 분배부(302)에 제공되며, 상기 클럭 분배부(302)는 상기 기준클럭을 이용하여 자체클럭을 생성하고, 상기 생성된 자체클럭을 동일한 보드 내의 스위칭부에 공급한다. 이와 동시에, 상기 클럭 분배부(302)는 상기 기준클럭을 이용하여 N개의 동기클럭을 생성하고, 상기 생성된 N개의 동기클럭을 N개의 라인 접속 보드(230, 240)에 각각 공급한다. 상기 클럭 분배부(302)에서 출력되는 동기클럭의 수는 라인 접속 보드에 연결된 정합 장치(도시하지 않음)의 수와 동일한다. 즉, 정합 장치에 상응하는 정합 카드의 수가 N일 경우, 동기클럭의 수도 N이 되어야 한다.3 shows a detailed configuration of the clock circuits 212 and 222 shown in FIG. As shown in FIG. 3, the clock circuits 212 and 222 include a clock generator 301 and a clock distributor 302. As outlined above, the clock generator 301 generates a reference clock using an external synchronization reference clock inputted to synchronize from the outside or a clock generated through oscillation in itself. The reference clock generated by the clock generator 301 is provided to the clock distributor 302, and the clock distributor 302 generates its own clock using the reference clock, and generates the same self clock. Supply to the switch in the board. At the same time, the clock distributor 302 generates N sync clocks using the reference clock, and supplies the generated N sync clocks to the N line connection boards 230 and 240, respectively. The number of sync clocks output from the clock distributor 302 is equal to the number of matching devices (not shown) connected to the line connection board. That is, when the number of matching cards corresponding to the matching device is N, the number of sync clocks must be N.
도 4에는 상기 도 2에 도시된 동기 클럭 선택부(231, 241)의 상세한 구성이 도시되어 있다. 상기 도 4에 도시되어 있듯이, 상기 동기 클럭 선택부는 제어부(401)와 선택부(402)로 구성되어 있다. 상기 제어부(401)에는 제어신호 A와 제어신호 B가 입력되며, 상기 선택부(402)에는 동기클럭 A와 동기클럭 B가 입력된다. 상기 제어신호 A와 동기클럭 A는 스위치 보드(210)로부터 입력되고, 상기 제어신호 B와 동기클럭 B는 스위치 보드(220)로부터 입력된다. 상기 제어신호 A와 제어신호 B는 각 스위치 보드의 상태를 나타낸다. 예를 들어, 제어신호의 값이 '1'이면 그 제어신호를 출력한 스위치 보드가 액티브 상태임을 나타내고, 제어신호의 값이 '0'이면 그 제어신호를 출력한 스위치 보드가 스탠바이 상태임을 나타낸다. 본 실시예에서는 두개의 스위치 보드가 이중화된 구조가 사용되므로, 제어신호 A와 제어신호 B 중에서 어느 하나가 '1'일 경우에는, 다른 하나는 '0'이 된다. 상기 제어부(401)는 이들 신호의 값을 판단하여 동기 클럭 선택 신호를 상기 선택부(402)에 보내며, 상기 동기 클럭 선택 신호는 액티브 상태에 있는 스위치 보드에서 출력된 동기클럭이 선택부(402)에 의해 선택될 수 있도록 한다. 상기 선택부(402)는 상기 입력된 동기 클럭 선택 신호의 값에 따라 두 동기클럭 A 및 B 중에서 해당하는 하나를 선택하며, 선택된 동기클럭은 해당 라인 접속 보드 내의 정합 기능부에 전달된다.4 illustrates a detailed configuration of the synchronous clock selectors 231 and 241 shown in FIG. As shown in FIG. 4, the synchronous clock selector includes a controller 401 and a selector 402. The control signal A and the control signal B are input to the controller 401, and the synchronization clock A and the synchronization clock B are input to the selector 402. The control signal A and the synchronous clock A are input from the switch board 210, and the control signal B and the synchronous clock B are input from the switch board 220. The control signal A and the control signal B indicate the state of each switch board. For example, a value of the control signal '1' indicates that the switch board outputting the control signal is active, and a value of the control signal '0' indicates that the switch board outputting the control signal is in a standby state. In this embodiment, since a structure in which two switch boards are dualized is used, when one of the control signal A and the control signal B is '1', the other becomes '0'. The control unit 401 determines the values of these signals and sends a synchronization clock selection signal to the selection unit 402. The synchronization clock selection signal is a synchronization clock output from the switch board in the active state. To be selected by. The selector 402 selects a corresponding one of the two synchronization clocks A and B according to the value of the input synchronization clock selection signal, and the selected synchronization clock is transmitted to the matching function unit in the line connection board.
도 5에는 상기 도 4의 회로에 적용된 신호의 파형이 도시되어 있다.5 shows a waveform of a signal applied to the circuit of FIG. 4.
보다 상세하게, 상기 도 5에는 도 4의 제어부(401)에 입력되는 제어신호 A 및 B와, 상기 선택부(402)에 입력되는 동기클럭 A 및 B와, 상기 선택부(402)에서 출력되는 동기클럭의 파형이 도시되어 있다. 앞서 설명한 바와 같이, 본 발명에서 적용된 스위치 보드는 이중화 구조를 가지기 때문에, 각 스위치 보드는 액티브 또는 스탠바이 상태를 가진다. 이와 동시에, 이중화 알고리즘에 의해 두 스위치 보드가 동시에 액티브 또는 스탠바이 상태로 될 수는 없다. 제어신호 A가 액티브 상태이면, 스위치 보드(210)가 액티브 상태임을 의미하며, 이 경우에는 동기클럭 A의 위상과 동기클럭의 위상이 일치함을 알 수 있다. 도 5의 도면부호(501)은 이것을 가리키는 것이다. 또한, 제어신호 B가 액티브 상태이면, 스위치 보드(220)가 액티브 상태임을 의미하며, 이 경우에는 동기클럭 B의 위상과 동기클럭의 위상이 일치함을 알 수 있다. 도 5의 도면부호(502)는 이것을 가리키고 있다. 따라서, 어느 경우에나 액티브 상태에 있는 스위치 보드와 각 라인 접속 보드 사이에는 클럭 동기화가 이루어지고 있다.More specifically, FIG. 5 shows control signals A and B input to the control unit 401 of FIG. 4, synchronous clocks A and B input to the selecting unit 402, and outputs from the selecting unit 402. The waveform of the sync clock is shown. As described above, since the switch board applied in the present invention has a redundant structure, each switch board has an active or standby state. At the same time, the redundancy algorithm does not allow both switchboards to be active or standby at the same time. If the control signal A is in an active state, it means that the switch board 210 is in an active state. In this case, it can be seen that the phase of the synchronous clock A and the phase of the synchronous clock coincide. Reference numeral 501 in FIG. 5 indicates this. In addition, when the control signal B is in an active state, it means that the switch board 220 is in an active state. In this case, it can be seen that the phase of the synchronous clock B coincides with the phase of the synchronous clock. Reference numeral 502 in FIG. 5 indicates this. Therefore, in either case, clock synchronization is performed between the switch board in the active state and each line connection board.
이상으로 설명된 바와 같이, 본 발명의 시스템에서는 두 개의 이중화된 스위치 보드에 동기클럭을 생성하는 클럭 회로부를 구비하고, 복수의 라인 접속 보드에 동기 클럭 선택부를 구비하여, 상기 스위치 보드에서 출력되는 제어신호에 따라 액티브 상태인 스위치 보드의 동기클럭이 상기 각 라인 접속 보드에서 선택되도록 함으로써, 이중화된 스위치 보드와 각 라인 접속 보드 사이의 클럭 동기화가 구현될 수 있다. 또한, 본 발명의 시스템에서는 클럭 발생을 위한 보드를 별도로 구비하지 않고 스위치 보드에 포함시켜 구성함으로써 안정적으로 클럭을 생성할 수 있을 뿐만 아니라 시스템의 제조비용을 낮출 수 있다.As described above, in the system of the present invention, two redundant switch boards include a clock circuit unit for generating a synchronous clock, and a plurality of line connection boards include a synchronous clock selector to control the output from the switch board. By synchronizing the synchronous clock of the switch board which is active according to the signal to each of the line connection boards, clock synchronization between the redundant switch board and each line connection board can be realized. In addition, in the system of the present invention, by including the switch board without a separate board for generating the clock, it is possible to stably generate the clock as well as to lower the manufacturing cost of the system.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0084082A KR100440572B1 (en) | 2001-12-24 | 2001-12-24 | A system for clock synchronization between switch boards with redundancy and line boards |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0084082A KR100440572B1 (en) | 2001-12-24 | 2001-12-24 | A system for clock synchronization between switch boards with redundancy and line boards |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030055375A KR20030055375A (en) | 2003-07-04 |
KR100440572B1 true KR100440572B1 (en) | 2004-07-21 |
Family
ID=32212671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0084082A KR100440572B1 (en) | 2001-12-24 | 2001-12-24 | A system for clock synchronization between switch boards with redundancy and line boards |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100440572B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100779317B1 (en) * | 2002-12-09 | 2007-11-23 | 엘지노텔 주식회사 | Method for Synchronizing Time in Exchange System |
KR20040052921A (en) | 2004-05-17 | 2004-06-23 | 김기천 | Clock synchronizer for distributed traffic control |
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-
2001
- 2001-12-24 KR KR10-2001-0084082A patent/KR100440572B1/en not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR20030055375A (en) | 2003-07-04 |
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