KR100199113B1 - The circuit supplying a system clock - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000011664 signaling Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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Abstract
본 발명의 목적은 시스템클럭을 위상차없이 안정하게 시스템에 공급할 수 있는 시스템클럭 공급회로를 제공하는 데 있다.An object of the present invention is to provide a system clock supply circuit that can supply the system clock to the system stably without phase difference.
본 발명에 따른 시스템클럭 공급회로는 GPS를 통하여 동기시간을 수신하여 동기신호를 출력하는데 1 GPS 수신부(22) 및 제 2 GPS 수신부(23)와; 동기신호에 따라 정상동작 상태에서 핫 스탠바이 방식으로 제1 발진기(42)의 발진동작을 제어하고, 제2 고장상태에서 핫 스탠바이방식으로 제2 발진기(44)의 발진동작을 제어하는 제1 제어부(23) 및 제2 제어부(33)와; 상기 제1 제어부(23) 및 제2 제어부(33)에 접속하여 정상동작 상태 및 제1 고장상태에서 시스템클럭을 생성하는 제1 발진기(42)와; 상기 제1 발진기(42)에 접속하여 정상상태 및 제1고장상태에서 제1 발진기(42)에서 생성되는 시스템클럭과 동일한 위상을 갖는 시스템클럭을 생성하도록 제2 발진기(44)를 제어하는 발진기 제어부(43)와; 상기 제1 제어부(23), 제2 제어부(33) 및 발진기 제어부(43)에 접속하여 정상동작 상태 및 제1 고장상태에서 발진기 제어부(43)의 제어에 따라, 제2 고장상태에서 제1 제어부(23) 및 제2 제어부(33)의 제어에 따라 시스템클럭을 생성하는 제2 발진기(42)와; 정상상태 및 제1 고장상태에서 제1 발진기(42)를 시스템의 클럭수신부와 접속하고, 제2 고장상태에서 제2 발진기(44)를 시스템의 클럭수신부와 접속하는 스위칭부(45)로 구성된다.The system clock supply circuit according to the present invention includes a first GPS receiver 22 and a second GPS receiver 23 for receiving a synchronization time through GPS and outputting a synchronization signal; A first control unit controlling the oscillation operation of the first oscillator 42 in a hot standby manner in a normal operation state according to the synchronization signal, and controlling the oscillation operation of the second oscillator 44 in a hot standby manner in a second failure state ( 23) and second control section 33; A first oscillator (42) connected to the first control unit (23) and the second control unit (33) to generate a system clock in a normal operation state and a first failure state; Oscillator control unit for controlling the second oscillator 44 to connect to the first oscillator 42 to generate a system clock having the same phase as the system clock generated by the first oscillator 42 in the steady state and the first failure state 43; The first control unit 23 is connected to the first control unit 23, the second control unit 33 and the oscillator control unit 43, and in accordance with the control of the oscillator control unit 43 in the normal operation state and the first failure state, the first control unit in the second failure state A second oscillator 42 for generating a system clock under the control of the control unit 23 and the second control unit 33; And a switching unit 45 for connecting the first oscillator 42 to the clock receiver of the system in the steady state and the first failure state, and for connecting the second oscillator 44 to the clock receiver of the system in the second failure state. .
Description
본 발명은 시스템클럭 공급회로에 관한 것이며, 보다 상세히는 이중화된 GPS(Global Positioning System)수신기를 포함하는 시스템클럭 공급회로에 관한 것이다.The present invention relates to a system clock supply circuit, and more particularly, to a system clock supply circuit including a redundant Global Positioning System (GPS) receiver.
제1도는 종래의 시스템클럭 공급회로도이다.1 is a conventional system clock supply circuit diagram.
제1도를 보면, GPS를 통하여 동기시간을 수신하여 동기신호를 출력하는 동작 GPS수신부(2)와; 상기 동작 GPS 수신부(2)에 접속하여 동기신호에 따라 동작 발진기(4)의 발진동작을 제어하는 동작제어부(3)와; 상기 동작제어부(3)에 접속하여 시스템클럭을 생성하는 동작발진기(4)와; GPS를 통하여 동기시간을 수신하여 동기신호를 출력하는 대기 GPS 수신부(5)와; 상기 대기 GPS 수신부(5)에 접속하여 동기신호에 따라 대기발진기(7)의 발진동작을 제어하는 대기제어부(6)와; 상기 대기제어부(6)에 접속하여 시스템클럭을 생성하는 대기발진기(7)와; 상기동작발진기(4), 대기발진기(7) 및 시스템의 클럭수신부(도시되지 않음)에 접속하여 동작발진기(4) 및 대기발진기(7)의 시스템의 클럭수신부와의 접속을 스위칭하는 스위칭부(8)로 구성된다.1, an operation GPS receiver 2 for receiving a synchronization time through a GPS and outputting a synchronization signal; An operation controller (3) connected to the operation GPS receiver (2) to control the oscillation operation of the operation oscillator (4) according to a synchronization signal; An operation oscillator (4) connected to the operation control unit (3) to generate a system clock; A standby GPS receiver 5 for receiving a synchronization time through GPS and outputting a synchronization signal; A standby controller 6 connected to the standby GPS receiver 5 for controlling the oscillation operation of the standby oscillator 7 according to a synchronization signal; An atmospheric oscillator (7) connected to the atmospheric controller (6) to generate a system clock; A switching unit which is connected to the operation oscillator 4, the standby oscillator 7 and the clock receiver (not shown) of the system and switches the connection between the operation oscillator 4 and the clock receiver of the system of the standby oscillator 7 ( 8).
제1도의 시스템클럭 공급회로의 동작을 설명하면, 스위칭부(8)는 정상상태에서 동작발진기(4)에서 생성되는 시스템클럭이 시스템으로 공급되도록 동작발진기(4)를 시스템의 클럭수신부로 접속한다. 이때 대기발진기(7)는 대기제어부(6)의 제어하에 동작발진기(4)와 독립적으로 시스템클럭을 생성한다.Referring to the operation of the system clock supply circuit of FIG. 1, the switching unit 8 connects the operation oscillator 4 to the clock receiver of the system so that the system clock generated by the operation oscillator 4 is supplied to the system in the normal state. . At this time, the standby oscillator 7 generates a system clock independently of the operation oscillator 4 under the control of the standby controller 6.
동작 GPS 수신부(2), 동작제어부(3) 또는 동작발진기(4)중 어느 하나에 이상이 있는 경우 스위칭부(8)는 대기발진기(4)에서 생성되는 시스템클럭이 시스템으로 공급되도록 대기발진기(4)를 시스템의 클럭수신부로 접속한다.When there is an error in any one of the operation GPS receiver 2, the operation control unit 3 or the operation oscillator 4, the switching unit 8 is configured to supply the system clock generated by the standby oscillator 4 to the system. Connect 4) to the clock receiver of the system.
종래의, 시스템클럭 공급회로에 따르면, 대기발진기(7) 및 동작발진기(4)에서 상호 독립적으로 클럭을 생성하는 과정 및 스위칭부(8)에서 동작발진기(4)를 대기발진기(7)로 절체하는 과정에서 발생하는 시스템클럭의 위상차에 의하여 시스템의 동작이 일시적으로 불안정하게 된다는 문제점이 있었다.According to the conventional system clock supply circuit, a process of generating a clock independently from the standby oscillator 7 and the operation oscillator 4 and switching the operation oscillator 4 to the standby oscillator 7 in the switching unit 8. There is a problem that the operation of the system is temporarily unstable due to the phase difference of the system clock generated in the process.
본 발명의 목적은 시스템클럭을 위상차없이 안정하게 시스템에 공급할 수 있는 시스템클럭 공급회로를 제공하는 데 있다.An object of the present invention is to provide a system clock supply circuit that can supply the system clock to the system stably without phase difference.
제1도는 종래의 시스템클럭 공급회로도.1 is a conventional system clock supply circuit diagram.
제2도는 본 발명에 따른 시스템클럭 공급회로도.2 is a system clock supply circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
2,5,22,32 : GPS 수신부 3,6,23,33,43 : 제어부2,5,22,32: GPS receiver 3,6,23,33,43: controller
4,7,42,44 : 발진기 8,45 : 스위칭부4,7,42,44: oscillator 8,45: switching part
제2도는 본 발명에 따른 시스템클럭 공급회로도이다.2 is a system clock supply circuit diagram according to the present invention.
제2도를 보면, 본 발명에 따른 시스템클럭 공급회로는 GPS를 통하여 동기시간을 수신하여 동기신호를 출력하는 제 1 GPS 수신부(22) 및 제 2 GPS 수신부(23)와; 상기 제 1 GPS 수신부(22) 및 제 2 GPS 수신부(23)에 각각 접속하여 동기신호에 다라 정상동작 상태에서 핫 스탠바이(Hot Standby)방식으로 제 1 발진기(42)의 발진동작을 제어하고, 제 2 고장상태에서 핫 스탠바이방식으로 제 2 발진기(44)의 발진동작을 제어하는 제 1 제어부(23) 및 제 2 제어부(33)와; 상기 제 1 제어부(23) 및 제 2 제어부(33)에 접속하여 정상동작 상태 및 제 1 고장상태에서 시스템클럭을 생성하는 제 1 발진기(42)와; 상기 제 1 발진기(42)에 접속하여 정상상태 및 제 1 고장상태에서 제 1 발진기(42)에서 생성되는 시스템클럭과 동일한 위상을 갖는 시스템클럭을 생성하도록 제 2 발진기(44)를 제어하는 발진기 제어부(43)와; 상기 제 1 제어부(23), 제 2 제어부(33) 및 발진기 제어부(43)에 접속하여 정상동작 상태 및 제 1 고장상태에서 발진기 제어부(43)의 제어에 따라, 제 2 고장상태에서 제 1 제어부(23) 및 제 2 제어부(33)의 제어에 따라 시스템클럭을 생성하는 제 2 발진기(42)와; 상기 제 1 발진기(42), 제 2 발진기(44) 및 시스템의 클럭수신부(도시되지 않음)에 접속하여 정상상태 및 제 1 고장상태에서 제 1 발진기(42)를 시스템의 클럭수신부와 접속하는 스위칭부(45)로 구성된다.2, a system clock supply circuit according to the present invention includes a first GPS receiver 22 and a second GPS receiver 23 for receiving a synchronization time through GPS and outputting a synchronization signal; The oscillation operation of the first oscillator 42 is controlled in a hot standby mode in a normal standby state by connecting to the first GPS receiver 22 and the second GPS receiver 23, respectively, according to a synchronization signal. A first control unit 23 and a second control unit 33 for controlling the oscillation operation of the second oscillator 44 in a hot standby mode in a second failure state; A first oscillator (42) connected to the first control unit (23) and the second control unit (33) to generate a system clock in a normal operation state and a first failure state; Oscillator control unit for controlling the second oscillator 44 connected to the first oscillator 42 to generate a system clock having the same phase as the system clock generated by the first oscillator 42 in the steady state and the first failure state. 43; The first control unit 23, the second control unit 33 and the oscillator control unit 43 are connected to the first control unit in the second failure state under the control of the oscillator control unit 43 in the normal operation state and the first failure state A second oscillator 42 which generates a system clock under the control of 23 and the second control section 33; Switching which connects the first oscillator 42, the second oscillator 44 and the clock receiver (not shown) of the system to connect the first oscillator 42 with the clock receiver of the system in steady state and first fault condition. It consists of a part 45.
본 명세서에서 정상동작상태란 제 1 GPS 수신부(22), 제 1 제어부(23), 제 2 GPS 수신부(32), 제 2 제어부(33) 및 제 1 발진기(42)가 정상적으로 동작하는 경우를 의미하고, 제 1 고장상태란 제 1 GPS 수신부(22)와 제 1 제어부(23)중 하나 또는 모두가 고장이거나 제 2 GPS 수신부(32)와 제 2 제어부(33)중 하나 또는 모두가 고장인 경우를 의미하고, 제 2 고장상태는 제 1 GPS 수신부(22), 제 1 제어부(23), 제 2 GPS 수신부(32) 및 제 2 제어부(33)는 정상적으로 동작하고 제1 발진기(42)만 고장인 경우를 의미하는 것으로 사용한다.In the present specification, the normal operating state means a case in which the first GPS receiver 22, the first controller 23, the second GPS receiver 32, the second controller 33, and the first oscillator 42 operate normally. The first failure state is when one or both of the first GPS receiver 22 and the first controller 23 are broken or one or both of the second GPS receiver 32 and the second controller 33 are broken. In the second failure state, the first GPS receiver 22, the first controller 23, the second GPS receiver 32, and the second controller 33 operate normally, and only the first oscillator 42 fails. It is used to mean the case.
본 발명에 따른 시스템클럭 공급회로의 동작을 설명한다.The operation of the system clock supply circuit according to the present invention will be described.
정상동작상태에서는 제 1 발진기(42)에서 생성된 시스템클럭이 스위칭부(45)를 경유하여 시스템으로 공급된다. 이 때 발진기 제어부(43)는 제 1 발진기(42)에서 생성되는 시스템클럭과 동일한 위상을 갖는 시스템클럭을 생성하도록 제 2 발진기(44)를 제어한다.In the normal operation state, the system clock generated by the first oscillator 42 is supplied to the system via the switching unit 45. At this time, the oscillator controller 43 controls the second oscillator 44 to generate a system clock having the same phase as the system clock generated by the first oscillator 42.
제1 고장상태에서의 동작은 정상상태에서의 동작과 동일하다. 다만, 제 1 제어부(23) 또는 제 2 제어부(33)는 단독으로 제 1 발진기(42)를 제어한다.The operation in the first fault state is the same as the operation in the normal state. However, the first control unit 23 or the second control unit 33 controls the first oscillator 42 alone.
제 2 고장상태에서는 제 1 제어부(23) 및 제 2 제어부(33)의 제어하에 제 2 발진기에서 생성된 시스템클럭이 스위칭부(45)를 경유하여 시스템으로 공급된다. 이 때 제 1 발진기(42) 및 발진기 제어부(43)는 동작하지 않는다.In the second fault state, under the control of the first control unit 23 and the second control unit 33, the system clock generated by the second oscillator is supplied to the system via the switching unit 45. At this time, the first oscillator 42 and the oscillator controller 43 do not operate.
상술한 바와 같이, 본 발명에서는 제 1 제어부 및 제 2 제어부가 핫 스텐바이 방식으로 제 1 발진기 및 제 2 발진기를 제어하도록 하여 제 1 발진기를 제 2 발진기로 절체하는 경우를 줄이고, 정상상태 또는 제 1 고장상태에서 제 2 발진기에서 제 1 발진기와 동기를 맞추어 시스템클럭을 생성하도록 하여 제 2 고장상태에서 제 1 발진기로부터 제 2 발진기로 절체할 때 발생하는 클럭의 위상차를 줄임으로서, 시스템클럭을 위상차없이 안정하게 시스템에 공급할 수 있다.As described above, in the present invention, the first control unit and the second control unit control the first oscillator and the second oscillator in a hot standby manner to reduce the case of switching the first oscillator to the second oscillator, The system clock is phased by reducing the phase difference of the clock generated when switching from the first oscillator to the second oscillator in the second fault state by generating the system clock in synchronization with the first oscillator in the first fault state. It can be supplied to the system stably without.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067641A KR100199113B1 (en) | 1996-12-19 | 1996-12-19 | The circuit supplying a system clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067641A KR100199113B1 (en) | 1996-12-19 | 1996-12-19 | The circuit supplying a system clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980048980A KR19980048980A (en) | 1998-09-15 |
| KR100199113B1 true KR100199113B1 (en) | 1999-06-15 |
Family
ID=19488993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960067641A KR100199113B1 (en) | 1996-12-19 | 1996-12-19 | The circuit supplying a system clock |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100199113B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331396B1 (en) * | 2000-04-22 | 2002-04-03 | 박종섭 | Gps duplicated in mobile communication system |
-
1996
- 1996-12-19 KR KR1019960067641A patent/KR100199113B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980048980A (en) | 1998-09-15 |
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