KR100279714B1 - Clock generator device - Google Patents

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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. TECHNICAL FIELD OF THE INVENTION

동기식 전송시스템에서 디지털 클록을 생성하기 위한 클록 생성기 장치에 관한 기술이다.Description of the Related Art A clock generator apparatus for generating a digital clock in a synchronous transmission system.

나. 발명이 해결하고자 하는 기술적 과제I. The technical problem to be solved by the invention

외부의 다양한 클록의 변화에 적응적으로 변경이 가능하며, 동시에 성능의 개선시에 최소의 수정 및 부품의 교체로 사용할 수 있으며, 장애탐색이 가능한 클록 생성기 장치를 제공한다.It can be changed adaptively to various external clock changes, and at the same time, it can be used with minimal modification and component replacement when improving performance, and provides a clock generator device that can detect faults.

다. 발명의 해결방법의 요지All. Summary of Solution of the Invention

본 발명은 전송시스템의 클록 생성기 장치로서, 외부 동기원으로부터 클록을 수신하고, 내부에서 선택된 클록을 다른 보드들로 출력하는 클록 접속부와, 상기 클록 접속부로부터 수신된 클록과, 전송시스템의 각 보드들로부터 수신되는 클록들을 수신하여 클록의 상태가 가장 양호한 클록을 선택하여 서로 다른 두 클록을 출력하는 기준신호 선택부와, 상기 기준신호 선택부로부터 수신된 하나의 클록을 위상동기시켜 출력하는 송신 피엘엘과, 상기 기준신호 선택부로부터 수신된 다른 하나의 클록을 위상동기시켜 출력하는 수신 피엘엘과, 상기 송신 피엘엘 및 상기 수신 피엘엘로부터 클록을 수신하고, 상기 전송시스템의 각 보드에서 필요로 하는 클록을 위상지연이 동일하도록 출력하며 프로그램이 가능한 로직인 FPGA(Field Programable Gate Array)로 구성되는 클록 브랜칭부와, 상기 클록 생성기의 각 부의 상태정보를 수집하고, 상기 전송시스템의 전반적인 동작을 제어하는 시스템 제어부와 연결되어 상기 수집된 상태정보를 출력하며 프로그램이 가능한 로직인 FPGA로 구성되는 제어부와, 상기 제어부로 클록을 입력하기 위한 발진기로 구성되며 상기 의 구성이 하나의 서브보드로 이루어짐을 특징으로 한다.The present invention relates to a clock generator device of a transmission system, comprising: a clock connection unit for receiving a clock from an external synchronization source and outputting an internally selected clock to other boards, a clock received from the clock connection unit, and respective boards of the transmission system; A reference signal selector which receives clocks received from the controller and selects a clock having the best clock state and outputs two different clocks; and a transmission PEL that phase-locks and outputs one clock received from the reference signal selector And a reception PEL for phase-locking and outputting another clock received from the reference signal selection unit, and a clock from the transmission PEL and the reception PEL and received by each board of the transmission system. Outputs clocks with equal phase delay and consists of field programmable gate arrays (FPGAs), programmable logic Is a controller configured to include a clock branching unit, a state controller for collecting the state information of each unit of the clock generator, and a programmable logic unit connected to a system control unit for controlling the overall operation of the transmission system and outputting the collected state information. And an oscillator for inputting a clock to the controller, wherein the configuration is made of one subboard.

라. 발명의 중요한 용도la. Important uses of the invention

동기식 전송시스템 또는 교환시스템 등에 사용할 수 있다.It can be used for synchronous transmission system or exchange system.

Description

클록 생성기 장치Clock generator device

본 발명은 클록 생성기 장치에 관한 것으로, 특히 동기식 전송시스템의 클록 생성기 장치에 관한 것이다.The present invention relates to a clock generator device, and more particularly to a clock generator device of a synchronous transmission system.

통상적으로 전송시스템에서 송수신되는 데이터의 전송 및 복원을 위해서 가장 중요한 요소는 클록이다. 왜냐하면 동기식 전송시스템에서 클록이 불규칙하게 수신되거나 클록에 오류가 발생할 경우 전송되는 데이터와 복원되는 데이터가 모두 유실되기 때문이다. 이러한 동기식 전송시스템은 통신기술의 발전과 더불어 전송시스템 자체가 매우 복잡하게 구성되고 있으며, 상기 전송시스템 내에서 사용되는 클록 또한 다양한 클록을 요구하게 되었다. 그러므로 전송시스템에서 사용하고 있는 클록들을 구분해 보면, 첫째로 전송되는 데이터와 함께 수신되는 클록과, 둘째로 내부에서 자체적으로 생성되는 클록과, 셋째로 외부로부터 즉, 다른 보드로부터 수신되는 클록 등의 많은 클록들을 수신하여 비교하게 된다. 그리고 동일한 조건을 만족하는 클록들 중에서 가장 양호한 클록을 사용하게 된다. 그런데 상술된 바와 같이 전송시스템이 발전하여 전송시스템의 종류가 다양해지면서 제조회사 또는 전송되는 데이터의 양 또는 전송시스템과 연결되는 망의 구성에 따라 클록들이 변화하게 된다. 그러므로 이러한 망을 또는 전송속도에 따라 전송시스템에 적용되는 클록 생성기는 적응적으로 구현될 필요가 있다. 그런데 실제로 클록 생성기는 하나의 유니트로 구성되어 있으므로 이를 포함한 보드를 다시 설계해야 하며, 또한 기능의 검증을 위한 시간이 필요하게 된다. 이는 전송시스템의 원가를 상승시키는 요인으로 작용하게 되며, 통합구현 방식을 채택하고 있으므로 장애의 탐색을 할 수 없으며, 유지보수가 어려운 문제가 있었다. 또한 클록 생성기는 전송시스템의 시스템 제어부와 연결되어 있지 않아 클록 생성기로부터 출력되는 클록의 상태정보를 운용자가 파악할 수 없는 문제가 있었다.Typically, the most important factor for the transmission and recovery of data transmitted and received in the transmission system is the clock. This is because in the synchronous transmission system, when the clock is irregularly received or an error occurs in the clock, both the transmitted data and the restored data are lost. Such a synchronous transmission system is very complicated with the development of communication technology, and the clock used in the transmission system also requires various clocks. Therefore, the clocks used in the transmission system can be classified into: firstly, a clock received together with the transmitted data, secondly an internally generated clock, and thirdly a clock received from the outside, that is, another board. Many clocks are received and compared. The best clock is used among clocks satisfying the same condition. However, as described above, as the transmission system evolves and the types of transmission systems are diversified, clocks change according to the manufacturer or the amount of data to be transmitted or the configuration of a network connected to the transmission system. Therefore, the clock generator applied to the transmission system according to the network or the transmission speed needs to be adaptively implemented. In practice, however, the clock generator consists of a single unit, which requires a redesign of the board, which also requires time to verify the functionality. This acts as a factor to increase the cost of the transmission system, and because it adopts the integrated implementation method, it is not possible to search for failures, and the maintenance is difficult. In addition, since the clock generator is not connected to the system control unit of the transmission system, there is a problem that an operator cannot grasp the state information of the clock output from the clock generator.

따라서 본 발명의 목적은 망의 종류에 따라 기능의 변경이 가능하며, 각 전송시스템에 적응적으로 사용할 수 있는 클록 생성기 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a clock generator device which can be changed in function according to the type of network and which can be adaptively used for each transmission system.

본 발명의 다른 목적은 가격이 저렴하고, 장애 탐색이 가능하며, 유지보수가 편리한 클록 생성기를 제공함에 있다.Another object of the present invention is to provide a clock generator that is inexpensive, has a fault detection, and is easy to maintain.

상기한 목적을 달성하기 위한 본 발명은 전송시스템의 클록 생성기 장치로서, 외부 동기원으로부터 클록을 수신하고, 내부에서 선택된 클록을 다른 보드들로 출력하는 클록 접속부와, 상기 클록 접속부로부터 수신된 클록과, 전송시스템의 각 보드들로부터 수신되는 클록들을 수신하여 클록의 상태가 가장 양호한 클록을 선택하여 서로 다른 두 클록을 출력하는 기준신호 선택부와, 상기 기준신호 선택부로부터 수신된 하나의 클록을 위상동기시켜 출력하는 송신 피엘엘과, 상기 기준신호 선택부로부터 수신된 다른 하나의 클록을 위상동기시켜 출력하는 수신 피엘엘과, 상기 송신 피엘엘 및 상기 수신 피엘엘로부터 클록을 수신하고, 상기 전송시스템의 각 보드에서 필요로 하는 클록을 위상지연이 동일하도록 출력하며 프로그램이 가능한 로직인 FPGA로 구성되는 클록 브랜칭부와, 상기 클록 생성기의 각 부의 상태정보를 수집하고, 상기 전송시스템의 전반적인 동작을 제어하는 시스템 제어부와 연결되어 상기 수집된 상태정보를 출력하며 프로그램이 가능한 로직인 FPGA로 구성되는 제어부와, 상기 제어부로 클록을 입력하기 위한 발진기로 구성되며 상기의 구성이 하나의 서브보드로 이루어짐을 특징으로 한다.The present invention for achieving the above object is a clock generator apparatus of a transmission system, the clock connection unit for receiving a clock from an external synchronization source, and outputs the clock selected from the internal board, and a clock received from the clock connection unit and A reference signal selector which receives clocks received from each board of the transmission system, selects a clock having the best state of clock, and outputs two different clocks; and one clock received from the reference signal selector A transmission PEL that synchronously outputs, a reception PEL that phase-synchronizes and outputs another clock received from the reference signal selector, and receives a clock from the transmission PEL and the reception PEL, and the transmission system Programmable logic that outputs the clock required by each board in the same phase delay And a clock branching unit configured to be connected to a system control unit which collects state information of each unit of the clock generator and controls an overall operation of the transmission system, and outputs the collected state information and is configured as an FPGA which is programmable logic. A control unit and an oscillator for inputting a clock to the control unit are characterized in that the above configuration consists of one subboard.

도 1은 본 발명의 바람직한 실시예에 따른 클록 생성기 장치의 블록 구성도,1 is a block diagram of a clock generator device according to a preferred embodiment of the present invention;

도 2는 클록 생성기 장치에서 본 발명에 따라 구현된 제어부의 블록 구성도,2 is a block diagram of a controller implemented according to the present invention in a clock generator device;

도 3은 본 발명의 바람직한 실시예에 따른 클록 생성기의 기준신호 선택부의 블록 구성도.3 is a block diagram illustrating a reference signal selector of a clock generator in accordance with a preferred embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 바람직한 실시예에 따른 클록 생성기 장치의 블록 구성도이다. 도 1에 도시한 참조부호 10a, 10b는 동일한 구성을 가지며, 동기식 전송시스템에 클록공급의 안정화를 위해 이중화된 클록 생성기 장치이며, 각각은 하나의 서브보드로 구성된다. 그러면 대표로 클록 생성기 장치 10a의 서브보드를 참조하여 내부 구성을 살펴본다. 클록 접속부 11은 외부 동기원으로부터 클록을 수신하며, 동시에 외부로 클록을 송신한다. 또한 상기 클록 접속부 11은 외부로부터 수신된 클록을 기준신호 선택부 200으로 출력한다. 기준신호 선택부 200은 본 발명의 실시예에서는 프로그램이 가능한 로직인 FPGA(Field Programable Gate Array)로 구성하며, 수신되는 여러 클록을 비교하여 가장 양호한 클록을 선택하여 수신 피엘엘 12와 송신 피엘엘 13으로 가장 양호한 클록으로 선택된 클록을 기준 클록신호로 출력한다. 이때 상기 기준신호 선택부 200으로 수신되는 클록은 상기 클록 접속부 11로부터 수신되는 클록과, 전송시스템의 내부에 구비된 TU(Tributary Unit) 보드로부터 수신되는 클록과, 전송시스템의 내부에 구비된 LMU(Line Monitering Unit) 보드로부터 수신되는 클록과, 쌍으로 존재하는 클록 성성기 장치 10b로부터 수신되는 클록들을 수신한다. 그리고 상기 수신된 클록들의 상태를 검사하며, 상기 검사결과에 따라 가장 양호한 클록이 선택되는 것이다. 그러나 수신된 모든 클록들이 모두 상태가 나빠 사용하지 못할 경우 기준신호로 사용할 수 없음을 선언하는 신호(No Reference Source)를 출력한다. 따라서 상기 수신 피엘엘(PLL) 12는 상기 기준신호 선택부 200으로부터 기준클록으로 수신된 클록신호를 위상동기시켜 클록 브랜칭부 14와 쌍으로 존재하는 다른 측 클록 생성기 10b로 출력한다. 또한 송신 피엘엘(PLL) 13 또한 상기 기준신호 선택부 200으로부터 기준클록으로 수신된 클록신호를 위상동기시켜 클록 브랜칭부 14와 쌍으로 존재하는 다른 측 클록 생성기 10b로 출력한다. 여기서 수신 피엘엘 12와, 송신 피엘엘 13의 상세한 설명 및 세부적인 구성은 본 발명에서 구현하고자 하는 기술적 영역 이외의 기술이므로 상세한 설명은 생략한다. 상기 클록 브랜칭부 14는 상기 수신 피엘엘 12와 상기 송신 피엘엘 13으로부터 수신된 클록을 전송시스템의 각 보드 또는 각 랙으로 동일한 위상을 갖도록 전달하여 동일한 클록에 동기되도록 한다. 발진기 15는 전송시스템 또는 교환시스템 등에서 사용되는 클록인 16.384MHz의 클록을 생성하여 제어부 100으로 출력한다. 상기 제어부 100은 본 발명에 따라 프로그램이 가능한 로직인 FPGA(Field Programable Gate Array)로 구성하며, 상기 클록 생성기의 10a의 각부의 제어를 수행하며, 상태정보를 수집하여 LED로직으로 온/오프의 제어신호를 출력한다. 또한 전송 시스템의 전반적인 제어를 수행하는 시스템 제어부로 클록 생성기의 클록 상태에 따른 정보를 송신한다. 상기 제어부 100은 버스 16을 통해 상기 클록 생성기 10a의 각 부와 연결되어 클록 성태 및 각 부의 동작 상태에 따른 정보를 수집한다. 또한 상기 제어부 100은 메모리를 구비하고 있으며, 수집된 결과에 따른 정보를 저장한다.1 is a block diagram of a clock generator apparatus according to a preferred embodiment of the present invention. Reference numerals 10a and 10b shown in Fig. 1 have the same configuration, and are redundant clock generator devices for stabilizing clock supply in a synchronous transmission system, each consisting of one subboard. As a representative, the internal configuration will be described with reference to the subboard of the clock generator device 10a. The clock connection unit 11 receives a clock from an external synchronization source and simultaneously transmits the clock to the outside. In addition, the clock connection unit 11 outputs a clock received from the outside to the reference signal selector 200. In the embodiment of the present invention, the reference signal selector 200 is configured as a field programmable gate array (FPGA), which is programmable logic. The clock selected as the best clock is output as the reference clock signal. In this case, the clock received by the reference signal selector 200 may include a clock received from the clock connection unit 11, a clock received from a Tributary Unit (TU) board provided in the transmission system, and an LMU provided in the transmission system. Line Monitering Unit) receives a clock received from a board and clocks received from a pair of clock generator devices 10b. The state of the received clocks is checked, and the best clock is selected according to the check result. However, if all the received clocks are in a bad state and cannot be used, a signal (No Reference Source) is declared to be unavailable as a reference signal. Accordingly, the received PLL 12 phase-locks the clock signal received from the reference signal selector 200 as the reference clock and outputs the clock signal to the other clock generator 10b in pairs with the clock branching unit 14. The PLL 13 also phase-locks the clock signal received from the reference signal selector 200 as the reference clock and outputs the clock signal to the other clock generator 10b in pairs with the clock branching unit 14. Here, the detailed description and detailed configuration of the reception PEL 12 and the transmission PEL 13 are technologies other than the technical scope to be implemented in the present invention, and thus detailed descriptions thereof will be omitted. The clock branching unit 14 transfers the clocks received from the reception PEL 12 and the transmission PEL 13 to each board or rack of the transmission system so as to have the same phase so as to be synchronized with the same clock. The oscillator 15 generates a clock of 16.384 MHz, which is a clock used in a transmission system or an exchange system, and outputs the clock to the controller 100. The controller 100 is configured as a field programmable gate array (FPGA) that is programmable logic according to the present invention, performs control of each part of the clock generator 10a, collects state information, and controls on / off by LED logic. Output the signal. In addition, it transmits the information according to the clock state of the clock generator to the system control unit that performs the overall control of the transmission system. The controller 100 is connected to each unit of the clock generator 10a through a bus 16 to collect information according to the clock status and the operation state of each unit. In addition, the control unit 100 includes a memory and stores information according to the collected result.

이와 같이 상기 기준신호 선택부 200과 제어부 100을 프로그램이 가능한 로직인 FPGA로 구성하여 성능의 개선 동작의 변경 등이 필요한 경우에도 회로의 수정 없이 FPGA만을 수정하고, 동작에 따른 프로그램을 저장하고 있는 프로그램 메모리만을 교체함으로써 간단히 개선할 수 있다. 그러면 상기 제어부 100과 상기 기준신호 선택부 200의 내부 구성을 도 2 및 도 3을 참조하여 설명한다.As such, the reference signal selector 200 and the controller 100 are configured as FPGAs, which are programmable logic, so that even when a performance improvement operation is required, only the FPGA is modified without a circuit modification, and a program is stored according to the operation. It can be improved simply by replacing only the memory. Next, an internal configuration of the controller 100 and the reference signal selector 200 will be described with reference to FIGS. 2 and 3.

도 2는 클록 생성기 장치에서 본 발명에 따라 구현된 제어부의 블록 구성도이다. 이하 도 1 내지 도 2를 참조하여 본 발명에 따른 제어부의 구성과 동작을 상세히 설명한다. 제1감시 제어기 101은 버스 16을 통해 클록 생성기 10a의 각부와 연결되어 데이터의 송수신을 수행한다. 상기 제1감시 제어기 101은 상기 수신된 데이터는 제2감시 제어기 105로 출력하거나 또는 제1접속부 106의 내부 메모리에 저장한다. 상기 제1접속부 106은 시스템 제어부와 접속되어 있으므로, 상기 시스템 제어부는 수시로 상기 제1접속부 106의 내부 메모리에 저장되어 있는 데이터를 읽어감으로써 클록 생성기의 클록 상태를 확인할 수 있다. 타이밍 발생기 102는 상기 발진기 15로부터 수신되는 클록과 상기 기준신호 선택부 200으로부터 수신되는 각종 클록을 수신하여 내부의 클록으로 사용하기 위해 상기 제1감시 제어기 101과 장애 검출기 103으로 클록 신호를 출력한다. 장애 검출기 103은 제2감시 제어기 105의 제어에 의해 상기 타이밍 발생기 102로부터 수신된 클록의 사용 가능 또는 불가를 검출하며, 검출된 결과를 상기 기준신호 선택부 200으로 출력한다. 절체 제어기 104는 상기 제2감시 제어기 105의 제어에 의해 쌍으로 존재하는 다른 측의 클록 생성기 10b와 절체를 수행할 경우 스위칭의 제어를 수행한다. LED 제어기 108은 상기 제2감시 제어기 105의 제어에 의해 LED로직(도 2에 도시하지 않음)으로 상기 클록 생성기 10a의 동작상태를 표시를 수행한다. 그리고 제2접속부 107은 상기 전송시스템의 시스템 제어부와 연결되어 시스템 제어부로부터 수신되는 시스템 클록과 리셋등의 제어신호를 수신하여 상기 제2감시 제어기 105로 출력한다. 상기 제2감시 제어기 105는 상기 제1감시 제어기 101로부터 수신되는 각부의 동작상태에 따른 데이터를 저장하기 위해 내부에 메모리를 구비하며, 상기 제어부 100에 포함된 각부의 제어를 수행한다.2 is a block diagram of a controller implemented according to the present invention in a clock generator device. Hereinafter, the configuration and operation of the controller according to the present invention will be described in detail with reference to FIGS. 1 to 2. The first monitoring controller 101 is connected to each part of the clock generator 10a through the bus 16 to transmit and receive data. The first surveillance controller 101 outputs the received data to the second surveillance controller 105 or stores the received data in the internal memory of the first connection unit 106. Since the first connection unit 106 is connected to the system control unit, the system control unit can check the clock state of the clock generator by reading data stored in the internal memory of the first connection unit 106 from time to time. The timing generator 102 receives a clock received from the oscillator 15 and various clocks received from the reference signal selector 200 and outputs a clock signal to the first monitoring controller 101 and the failure detector 103 for use as an internal clock. The failure detector 103 detects whether the clock received from the timing generator 102 is enabled or disabled by the control of the second monitoring controller 105, and outputs the detected result to the reference signal selector 200. The transfer controller 104 performs switching control when performing transfer with the clock generator 10b on the other side in pairs under the control of the second supervisor controller 105. The LED controller 108 displays the operation state of the clock generator 10a by LED logic (not shown in FIG. 2) under the control of the second supervisor controller 105. The second connection unit 107 is connected to the system control unit of the transmission system and receives control signals such as a system clock and a reset received from the system control unit and outputs the control signals to the second monitoring controller 105. The second monitoring controller 105 has a memory therein for storing data according to the operation state of each unit received from the first monitoring controller 101, and performs control of each unit included in the controller 100.

도 3은 본 발명의 바람직한 실시예에 따른 클록 생성기의 기준신호 선택부의 블록 구성도이다. 이하 도 1 내지 도 3을 참조하여 기준신호 선택부의 구성 및 동작을 상세히 설명한다. 상술된 바와 같이 전송시스템의 TU보드와, LMU보드와, 외부 및 내부에서 생성되는 모든 종류의 클록은 클록 생성기의 상기 기준신호 선택부 200으로 입력된다. 그러면 클록 생성기의 상기 기준신호 선택부 200으로 입력된 모든 종류의 클록은 내부의 제1고정 선택기 201과, 타이밍 선택부 204와, 제2고정 선택기 209로 입력된다. 따라서 상기 타이밍 선택부 204는 상기 수신된 클록을 제1타이밍 선택기 203과, 제2타이밍 선택기 207 및 상기 주 제어기 205로 출력한다. 따라서 주 제어기 205는 상기 타이밍 선택부 204로부터 수신된 클록의 질을 검사한 후 클록 선택에 따른 제어신호를 생성하여 제1고정 선택기 201과, 제1타이밍 선택기 203으로 클록 선택신호를 출력한다. 또한 상기 주 제어기 205는 수신 피엘엘측으로 출력되는 클록을 선택하기 위한 제어신호를 제2고정 선택기 209와, 제2타이밍 선택기 207로 출력한다. 따라서 상기 타이밍 선택부 204는 상기 주 제어기 205의 제어에 의해 수신되는 클록을 선택하여 상기 제1타이밍 선택기 203과, 제2타이밍 선택기 207로 출력한다. 그러면 상기 제1타이밍 선택기 203과, 상기 제2타이밍 선택기 207은 선택된 클록을 위상동기시켜 제1스위치 제어기 204와 제2스위치 제어기 208로 출력한다. 또한 상기 제1고정 선택기 201과, 제2고정 선택기 209는 상기 클록 생성기로 수신되는 모든 클록을 제1가변 선택기 202와, 제2가변 선택기 210으로 출력한다. 그리고 제1가변 선택기 202와 제2가변 선택기 210은 각각 상기 제1스위치 제어기 204와 상기 제2스위치 제어기 208로부터 수신되는 클록 제어신호에 의해 클록을 선택하여 출력한다. 또한 상기 제1스위치 제어기 204와 상기 제2스위치 제어기 208은 상기 주 제어기 205의 제어에 의해 상기 클록 제어신호를 출력한다.3 is a block diagram illustrating a reference signal selector of a clock generator according to an exemplary embodiment of the present invention. Hereinafter, the configuration and operation of the reference signal selector will be described in detail with reference to FIGS. 1 to 3. As described above, the TU board, the LMU board, and all kinds of clocks generated externally and internally of the transmission system are input to the reference signal selector 200 of the clock generator. Then, all kinds of clocks input to the reference signal selector 200 of the clock generator are input to the internal first fixed selector 201, the timing selector 204, and the second fixed selector 209. Accordingly, the timing selector 204 outputs the received clock to the first timing selector 203, the second timing selector 207, and the main controller 205. Accordingly, the main controller 205 checks the quality of the clock received from the timing selector 204, generates a control signal according to the clock selection, and outputs the clock selection signal to the first fixed selector 201 and the first timing selector 203. In addition, the main controller 205 outputs a control signal for selecting a clock output to the reception PEL side to the second fixed selector 209 and the second timing selector 207. Accordingly, the timing selector 204 selects a clock received by the control of the main controller 205 and outputs the clock to the first timing selector 203 and the second timing selector 207. Then, the first timing selector 203 and the second timing selector 207 phase-synchronize the selected clock to output the first switch controller 204 and the second switch controller 208. In addition, the first fixed selector 201 and the second fixed selector 209 output all clocks received by the clock generator to the first variable selector 202 and the second variable selector 210. The first variable selector 202 and the second variable selector 210 select and output a clock based on a clock control signal received from the first switch controller 204 and the second switch controller 208, respectively. The first switch controller 204 and the second switch controller 208 output the clock control signal under the control of the main controller 205.

이를 통해 클록이 선택되면 상기 제1가변 선택기 202는 송신 피엘엘 측으로 선택된 클록을 출력하며, 상기 제2가변 선택기 210은 수신 피엘엘 측으로 선택된 클록을 출력한다. 또한 상기 제1스위치 제어기 204은 송신 피엘엘 측으로 선택된 클록에 대한 정보를 송신하며, 제2스위치 제어기 208은 수신 피엘엘 측으로 선택된 클록에 대한 정보를 송신한다. 제어 접속부 206은 제어부100과 상기 주제어기 205간 송수신되는 데이터의 인터페이싱을 수행한다.As a result, when the clock is selected, the first variable selector 202 outputs the clock selected to the transmitting PEL side, and the second variable selector 210 outputs the selected clock to the receiving PEL side. In addition, the first switch controller 204 transmits the information on the clock selected to the transmission PEL side, and the second switch controller 208 transmits the information on the clock selected to the receiving PEL side. The control connection unit 206 interfaces data transmitted and received between the controller 100 and the main controller 205.

상술한 바와 같이 상기 클록 생성기에 기준신호 선택부와 제어부를 프로그램이 가능한 로직인 FPGA를 사용하여 구성함으로써 외부의 접속조건의 변화시 수정사항을 최소화 할 수 있는 잇점이 있다. 또한 클록 생성기의 내부에 제어부를 두어 전송시스템의 시스템 제어부와 데이터의 송수신을 가능하게 함으로써 장애의 검색을 용이하게 할 수 있는 잇점이 있다. 뿐만 아니라 FPGA를 사용함으로써 상용화된 소자들을 개별적으로 사용하지 않게 되므로 원가의 절감 효과를 가져오게 된다.As described above, the reference signal selector and the controller are configured in the clock generator using programmable logic logic (FPGA), thereby minimizing modifications when external connection conditions change. In addition, there is an advantage that it is possible to facilitate the detection of the failure by having a control unit inside the clock generator to enable the transmission and reception of data with the system control unit of the transmission system. In addition, the use of FPGAs eliminates the need for commercially available devices, resulting in cost savings.

Claims (5)

전송시스템의 클록 생성기 장치에 있어서,A clock generator apparatus of a transmission system, 외부 동기원으로부터 클록을 수신하고, 내부에서 선택된 클록을 다른 보드들로 출력하는 클록 접속부와,A clock connection unit for receiving a clock from an external synchronization source and outputting an internally selected clock to other boards; 상기 클록 접속부로부터 수신된 클록과, 전송시스템의 각 보드들로부터 수신되는 클록들을 수신하여 클록의 상태가 가장 양호한 클록을 선택하여 서로 다른 두 클록을 출력하는 기준신호 선택부와,A reference signal selector for receiving the clock received from the clock connection unit and the clocks received from the respective boards of the transmission system, selecting a clock having the best clock state, and outputting two different clocks; 상기 기준신호 선택부로부터 수신된 하나의 클록을 위상동기시켜 출력하는 송신 피엘엘과,A transmission PEL for synchronizing and outputting one clock received from the reference signal selector; 상기 기준신호 선택부로부터 수신된 다른 하나의 클록을 위상동기시켜 출력하는 수신 피엘엘과,A reception PLL for phase-locking and outputting another clock received from the reference signal selector; 상기 송신 피엘엘 및 상기 수신 피엘엘로부터 클록을 수신하고, 상기 전송시스템의 각 보드에서 필요로 하는 클록을 위상지연이 동일하도록 출력하는 클록 브랜칭부로 구성되며 상기의 구성이 하나의 서브보드로 구성됨을 특징으로 하는 클록 생성기 장치.It is composed of a clock branching unit for receiving a clock from the transmitting PEL and the receiving PEL, and outputs the clock required by each board of the transmission system so that the phase delay is the same. And a clock generator device. 제1항에 있어서,The method of claim 1, 상기 클록 생성기의 각 부의 상태정보를 수집하고, 상기 전송시스템의 전반적인 동작을 제어하는 시스템 제어부와 연결되어 상기 수집된 상태정보를 출력하는 제어부와,A control unit which collects state information of each unit of the clock generator and is connected to a system control unit which controls the overall operation of the transmission system and outputs the collected state information; 상기 제어부로 클록을 입력하기 위한 발진기를 더 구비함을 특징으로 하는 클록 생성기 장치.And an oscillator for inputting a clock to the controller. 제1항에 있어서,The method of claim 1, 상기 기준신호 선택부가 프로그램이 가능한 로직인 에프피지에이(FPGA)로 구성됨을 특징으로 하는 클록 생성기 장치.And the reference signal selector (FPGA) is programmable logic. 제2항에 있어서,The method of claim 2, 상기 제어부가 프로그램이 가능한 로직인 에프피지에이(FPGA)로 구성됨을 특징으로 하는 클록 생성기 장치.And the control unit is configured with programmable logic (FPGA). 제2항 또는 제4항에 있어서,The method according to claim 2 or 4, 상기 제어부가 상기 클록 생성기 장치의 각부에서 수집한 정보를 저장하기 위한 메모리를 구비함을 특징으로 하는 클록 생성기 장치.And a memory for storing, by the control unit, information collected by each unit of the clock generator device.
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