KR20030052273A - 반도체 장치의 다층 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 다층 커패시터 제조 방법에 관한 것으로서, 특히, 이 방법은 반도체 기판의 절연막 상부에 제 1상부 도전막, 제 1절연체막, 공통 하부 도전막, 제 2절연체막 및 제 2상부 도전막이 순차 적층된 다층 커패시터 복합층을 형성하고, 제 2상부 도전막을 패터닝하고 그 측벽에 사이드월 스페이서를 형성한 후에 패터닝된 제 2상부 도전막과 사이드월 스페이서에 맞추어 하부의 제 2절연체막, 공통 하부 도전막을 패터닝하여 제 1커패시터를 형성하고, 제 1커패시터 하부의 제 1절연체막과 제 1상부 도전막을 패터닝하여 제 1커패시터와 공통 연결된 제 2커패시터를 형성하고, 사이드월 스페이서를 제거하고 그 결과물 전면에 층간 절연막을 형성하고, 층간 절연막에 상호 연결용 콘택홀을 형성하고 그 홀에 도전막을 매립하고 이를 패터닝하여 제 1커패시터 및 제 2커패시터를 병렬로 연결하는 상호 연결 배선을 형성한다. 그러므로, 본 발명은 일정한 면적에서 2배 이상의 고용량 커패시턴스를 얻을 수 있고 커패시터 면적을 좁히더라도 종래 상부전극/절연체막/하부전극 구조의 커패시터보다 커패시턴스 용량을 동일하게 그 이상 높일 수 있다.
Description
본 발명은 반도체장치의 커패시터 제조 방법에 관한 것으로서, 특히, 고용량의 커패시턴스를 확보할 수 있는 반도체 장치의 다층 커패시터 제조 방법에 관한것이다.
현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체장치에서 주로 이용되고 있다.
도 1 내지 도 8은 종래 기술에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 대해 설명한다.
도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 공정을 진행하고 절연막(1)을 형성한다. 이어서, 절연막(1) 상부에 하부 전극용 금속막(10)을 형성한다. 이때, 하부 금속막(10)은 배리어메탈/0.5%Cu+Al막/반사 방지막(Anti Reflective Layer)이 순차적으로 적층된 구조일 수 있다. 여기서, 배리어메탈(10) 및 반사 방지막(14)은 Ti/TiN 또는 TiN을 사용한다.
그리고 도 2에 도시된 바와 같이, 하부 금속막(10) 상부에 절연체막(12)을 증착하는데, 절연체막(12)은 예를 들어 SiN, SiH4, SiON의 단층 또는 복층으로 형성할 수 있다.
그 다음 도 3에 도시된 바와 같이, 절연체막(12) 상부에 상부 금속막(14)으로써, Ti/TiN 또는 TiN 막을 증착한다.
이어서 도 4에 도시된 바와 같이, 상부 금속막(14) 상부에 커패시터의 상부 전극을 정의하는 포토레지스트 패턴(16)을 형성한다.
그 다음 도 5에 도시된 바와 같이, Cl계 가스를 이용한 플라즈마 식각 공정으로 포토레지스트 패턴(16)에 맞추어 상부 금속막(14)을 패터닝하여 커패시터(Cap)의 상부 전극(14a)을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연체막(12)을 식각하여 커패시터(Cap)의 전극간 절연체막(12a)을 형성한 후에, 포토레지스트 패턴(16)을 제거한다.
그리고 도 6에 도시된 바와 같이, 커패시터의 하부 전극을 정의하는 포토레지스트 패턴(18)을 형성하고 하부 금속막(10)을 패터닝하여 커패시터(Cap)의 하부 전극(10a)을 정의하고 이웃 배선(11)을 분리한다. 이때, 식각된 부위 20은 커패시터의 하부 전극(10a)과 이웃 배선(11)을 분리하는 영역이다.
이어서 도 7에 도시된 바와 같이, 상기 포토레지스트 패턴(18)을 제거한 후에 전체 구조물에 층간 절연막(22)을 형성한다. 그리고 커패시터의 전극을 정의하는 포토레지스트 패턴(미도시함)을 형성하고 이에 맞추어 층간 절연막(22)을 식각해서 커패시터의 전극 또는 이웃 배선(11)을 수직으로 연결하기 위한 콘택홀(24)을 형성한 후에, 포토레지스트 패턴을 제거한다.
그리고나서 도 8에 도시된 바와 같이, 상기 콘택홀(24)에 도전막을 매립하고이를 패터닝하여 커패시터(Cap)의 상부 전극(14a)과 하부 전극(10a)에 각각 접속되는 수직 배선(26)이 형성되고 이웃 배선(11)에도 수직 배선(28)이 형성된다. 이로 인해 종래 기술의 커패시터를 완성한다.
그런데, 상술한 바와 같은 종래 기술에서는 상부 전극/전극간 절연체막/하부 전극으로 이루어지는 단층의 커패시터를 구현하기 때문에 커패시터의 구조를 PIP에서 MIM 구조로 변경한다고 하더라도 고용량 커패시턴스를 확보하는데 제한이 있었다. 더구나, 고용량의 커패시턴스를 확보하기 위해서는 커패시터의 상부/하부 전극의 면적이 넓어져야 하기 때문에 고집적 반도체 소자에 적용하는데 어려움이 있었다.
본 발명의 목적은 종래 기술의 문제점을 해결하기 위하여 커패시터의 상부 전극/절연체막/공통 하부전극/절연체막/상부 전극으로 이루어진 커패시터들을 병렬로 상호 연결하는 다층 커패시터를 제조함으로써 일정한 면적에서는 고용량의 커패시턴스, 좁은 면적에서는 동일한 커패시턴스를 확보할 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 절연막 상부에 다층의 커패시터를 형성하는 방법에 있어서, 절연막 상부에 제 1상부 도전막, 제 1절연체막, 공통 하부 도전막, 제 2절연체막 및 제 2상부 도전막이 순차 적층된 다층 커패시터 복합층을 형성하는 단계와, 커패시터의 복합층에서 제 2상부 도전막을 패터닝하고 그 측벽에 사이드월 스페이서를 형성하는 단계와, 패터닝된 제 2상부 도전막과 사이드월 스페이서에 맞추어 하부의 제 2절연체막, 공통 하부 도전막을 패터닝하여 제 1커패시터를 형성하는 단계와, 제 1커패시터 하부의 제 1절연체막과 제 1상부 도전막을 패터닝하여 제 1커패시터와 공통 연결된 제 2커패시터를 형성하는 단계와, 사이드월 스페이서를 제거하고 그 결과물 전면에 층간 절연막을 형성하는 단계와, 층간 절연막에 상호 연결용 콘택홀을 형성하고 그 홀에 도전막을 매립하고 이를 패터닝하여 제 1커패시터 및 제 2커패시터를 병렬로 연결하는 상호 연결 배선을 형성하는 단계를 포함한다.
도 1 내지 도 8은 종래 기술에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도,
도 9 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 다층 커패시터 제조 방법을 설명하기 위한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판의 층간절연막 100 : 제 1상부 금속막
102 : 0.5%Cu+Al 103 : 하부 전극
104 : 반사 방지막 106 : 절연체막
108 : 상부 전극 110 : 제 1포토레지스트 패턴
112 : 제 2포토레지스트 패턴
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 다층 커패시터 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다. 본 발명의 실시예에서 다층 커패시터는 제 1 및 제 2커패시터가 병렬로 연결된 것으로 한정하는데, 이 커패시터 개수는 변경이 가능한 사항이다.
도 9에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 공정을 진행하고 절연막(1)을 형성한다. 그리고 절연막(1) 상부에 제 1상부 도전막(100), 제 1절연체막(102), 공통 하부 도전막(104), 제 2절연체막(106) 및 제 2상부 도전막(108)이 순차 적층된 다층 커패시터용 복합층을 형성한다. 이때, 제 2상부 도전막(108) 상부에 절연물질로 된 버퍼막(110)을 추가한다.
예를 들어, 제 1상부 도전막(100)과 제 2상부 도전막(108)은 Ti/TiN 또는 TiN 막을 증착하고, 공통 하부 도전막(104)은 배리어메탈/0.5%Cu+Al막/반사 방지막일 수 있다. 그리고 제 1 및 제 2절연체막(102, 106)은 SiN, SiH4, SiON의 단층 또는 복층으로 형성할 수 있다.
그 다음 버퍼막(110) 상부에 제 1커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(112)을 형성한다.
이어서 도 10에 도시된 바와 같이, 상기 포토레지스트 패턴(112)에 맞추어 버퍼막(110)과 제 2상부 도전막(108)을 패터닝하여 버퍼막 패턴(110a)과 제 1커패시터의 상부 전극(108a)을 형성한다. 그리고 포토레지스트 패턴(112)을 제거한 후에, 그 결과물 전면에 절연막(114)을 증착한다.
도 11에 도시된 바와 같이, 절연막(114)을 건식 식각해서 버퍼막 패턴(110a)과 제 1커패시터의 상부 전극(108a)의 측벽에 사이드월 스페이서(114')를 형성한다.
그 다음 도 12에 도시된 바와 같이, 사이드월 스페이서(114')의 측벽에 맞추어 하부의 제 2절연체막(106), 공통 하부 도전막(104)을 패터닝하여 제 1커패시터(Cap1)의 전극간 절연체막(106a)과 하부 전극(104a)을 형성한다. 이로 인해, 제 1커패시터(Cap1)는 상부 전극(108a)과, 전극간 절연체막(106a)과, 하부 전극(104a)으로 이루어진다. 이때, 하부 전극(104a)은 제 2커패시터의 하부 전극으로도 공통 사용된다.
그 다음 도 13에 도시된 바와 같이, 상기 결과물에 제 2커패시터의 상부 전극을 정의하는 포토레지스트 패턴(116)을 형성한다.
이어서 도 14에 도시된 바와 같이, 상기 포토레지스트 패턴(116)에 맞추어 제 1커패시터(Cap1) 하부의 제 1절연체막(102)과 제 1상부 도전막(102)을 패터닝하여 제 2커패시터(Cap2)의 전극간 절연체막(102a)과 상부 전극(100a)을 형성한다. 이로 인해, 제 2커패시터(Cap2)는 상부 전극(100a)과, 전극간 절연체막(102a)과, 제 1커패시터(Cap1)의 하부 전극으로 공통 사용되는 하부 전극(104a)으로 이루어진다. 상기 패터닝 공정에 의해 제 2커패시터(Cap2)의 상부 전극(100a)과 동일한 평면 상에 이웃 배선(101)이 분리되는데, 도면 부호 118은 이들을 분리하는 영역이다.
이어서 도 15에 도시된 바와 같이, 포토레지스트 패턴(116)을 제거하고 사이드월 스페이서(114') 및 버퍼막 패턴(110')을 제거한 후에, 전체 구조물에 층간 절연막(120)을 형성한다.
그리고 도 16에 도시된 바와 같이, 제 1 및 제 2커패시터(Cap1, Cap2)의 상부 전극(108a, 100a)과 공통 하부 전극(104a) 또는 이웃 배선(101)을 수직으로 연결하기 위한 배선의 포토레지스트 패턴(122)을 형성한다. 그런 다음 포토레지스트 패턴(122)에 맞추어 층간 절연막(120)을 식각하여 콘택홀(124)을 형성한다.
그리고나서 도 17에 도시된 바와 같이, 포토레지스트 패턴(122)을 제거하고, 상기 콘택홀(124)에 도전막을 매립하도록 증착하고 이를 패터닝하여 제 1 및 제 2커패시터(Cap1, Cap2)의 상부 전극(108a, 100a)과 공통 하부 전극(104a)에 각각 전극을 병렬로 연결한 상호 연결 배선(126)을 형성함과 동시에 이웃 배선(101)에는수직 배선(128)을 형성한다. 이에 따라, 본 발명에 따른 고용량 커패시터가 완성되는데, 본 발명은 동일한 면적에서 공통 하부 전극(104a)을 사용하고 상호 연결 배선(126)에 의해 병렬로 연결된 제 1커패시터(Cap1)와 제 2커패시터(Cap2)에 의해 2배의 커패시턴스 용량을 얻을 수 있다. 만약, 면적을 2배로 줄이더라도 상부전극/절연체막/하부전극의 기존 커패시터와 동일한 커패시턴스 용량을 얻을 수 있다.
한편, 본 발명은 상술한 실시예에서 제 1커패시터(Cap1) 및 제 2커패시터(Cap2)로 한정해서 설명하였지만, 도 9의 제 2상부 도전막(108) 상부에 절연체막, 공통 하부 도전막, 절연체막, 및 상부 도전막을 반복 적층해서 3개 이상의 다층 커패시터를 형성할 수 있다. 이후 다층 커패시터의 전극 사이를 병렬로 연결하기 위한 상호 연결 배선 공정이 필요한다.
또한, 본 발명은 커패시터의 전극이 되는 제 1상부 도전막(100), 공통 하부 도전막(104), 제 2상부 도전막(108) 상부 또는 하부에 장벽 금속막(barrier metal)을 더 포함할 수 있으며 이들 도전막(100, 104, 108) 상부에 반사 방지막(anti reflect layer)을 더 포함해서 다층 커패시터를 제조할 수 있다.
이에 따라, 본 발명에 따른 반도체 장치의 다층 커패시터 제조 방법은 상부 전극/절연체막/공통 하부전극/절연체막/상부 전극을 적층하되, 커패시터들의 전극을 병렬로 상호 연결하는 배선을 갖는 다층 커패시터를 제조한다.
그러므로, 본 발명은 일정한 면적에서 2배 이상의 고용량 커패시턴스를 얻을수 있고 커패시터 면적을 좁히더라도 종래 상부전극/절연체막/하부전극 구조의 커패시터보다 커패시턴스 용량을 동일하게 그 이상 높일 수 있다. 게다가, 본 발명은 다층 커패시터를 제조하더라도 사이드월 스페이서를 이용하여 하부 커패시터 전극 및 절연체막을 패터닝하기 때문에 포토레지스트 패턴의 개수를 줄일 수 있다.
Claims (7)
- 반도체 기판의 절연막 상부에 다층의 커패시터를 형성하는 방법에 있어서,상기 절연막 상부에 제 1상부 도전막, 제 1절연체막, 공통 하부 도전막, 제 2절연체막 및 제 2상부 도전막이 순차 적층된 다층 커패시터 복합층을 형성하는 단계;상기 커패시터의 복합층에서 제 2상부 도전막을 패터닝하고 그 측벽에 사이드월 스페이서를 형성하는 단계;상기 패터닝된 제 2상부 도전막과 상기 사이드월 스페이서에 맞추어 하부의 제 2절연체막, 공통 하부 도전막을 패터닝하여 제 1커패시터를 형성하는 단계;상기 제 1커패시터 하부의 제 1절연체막과 제 1상부 도전막을 패터닝하여 상기 제 1커패시터와 공통 연결된 제 2커패시터를 형성하는 단계;상기 사이드월 스페이서를 제거하고 그 결과물 전면에 층간 절연막을 형성하는 단계; 및상기 층간 절연막에 상호 연결용 콘택홀을 형성하고 그 홀에 도전막을 매립하고 이를 패터닝하여 제 1커패시터 및 제 2커패시터를 병렬로 연결하는 상호 연결 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항에 있어서, 상기 사이드월 스페이서는 절연막으로 이루어진 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항에 있어서, 상기 다층 커패시터 복합층 상부에 절연물질로 된 버퍼막을 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항에 있어서, 상기 제 2상부 도전막 상부에 절연체막, 공통 하부 도전막, 절연체막, 및 상부 도전막을 반복 적층하는 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항 또는 제 4항에 있어서, 상기 제 1상부 도전막, 공통 하부 도전막, 제 2상부 도전막, 상부 도전막은 금속 물질로 형성된 것을 특징으로 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항 또는 제 4항에 있어서, 상기 제 1상부 도전막, 공통 하부 도전막, 제 2상부 도전막, 상부 도전막은 상부 또는 하부에 장벽 금속막을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
- 제 1항 또는 제 4항에 있어서, 상기 제 1상부 도전막, 공통 하부 도전막, 제 2상부 도전막, 상부 도전막은 상부에 반사 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 커패시터 제조 방법.
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