KR20030050716A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택 형성에 따른 하드마스크의 보호를 위해 도입된 마스크 층에 의한 음의 경사에 의한 소자의 불량 현상을 방지하기에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판의 프로파일을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 단계; 상기 노출된 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조의 마스크층을 형성하는 단계; 상기 도전패턴 사이의 상기 마스크층 및 상기 스페이서용 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 포토레지스트를 도포하는 단계; 및 상기 포토레지스트를 제거함과 동시에 상기 마스크층을 일부 두께 식각하여 상기 이웃하는 도전패턴 사이의 개구부를 넓히기 위해 전면식각하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{A fabricating method of semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 콘택 형성 방법에 관한 것으로 더욱 상세하게는, 랜딩 플러그 콘택(Landing Plug Contact; 이하 LPC라함) 형성 방법에 관한 것이다.
통상적인 플러그는 콘택 형성 부위에만 수직 방향으로 형성된다. 한편, 집적도를 향상시키기 위한 소자의 적층 구조를 형성하기 위하여 플러그 상에 형성될 다른 도전 패턴과의 콘택을 위한 또 다른 플러그가 형성되는 바, 이러한 다층의 플러그가 중첩되게 됨에 따라 상부로 갈수록 콘택의 사이즈가 감소하게 되어 집적도를 감소시키며 오정렬에 따른 쇼트가 발생할 가능성이 높아져 공정마진이 감소하는 결과를 초래하므로 콘택 형성 부위 및 그 주변 영역까지 확장시켜 콘택 마진을 높일 수 있는 랜딩 플러그를 주로 이용하게 되었다.
그러나, 반도체 소자의 고집적화에 따라 이러한 랜딩 플러그 콘택 사이즈도 점점 작아지게 되어 오정렬(Misalign)과 콘택 오픈 결함(Contact open fail) 등의 문제가 발생하며, 콘택 형성에 따른 워드라인 상부의 하드마스크가 식각되어 쇼트 발생 확률이 증가되는 바, 이러한 문제점 역시 소자의 집적도 및 수율 향상을 위해 해결해야 할 과제로 남아 있다.
도 1a 내지 도 1c는 종래기술에 따른 LPC 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 문제점을 살펴본다,
먼저, 도 1a에 도시된 바와 같이 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(10) 상에 게이트용 폴리실리콘층(12)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(13)이 적층된 다수의 게이트전극을 형성한다.
구체적으로, 기판(10)과 게이트용 폴리실리콘층(12) 사이에 게이트 절연막(11)을 형성하며, 게이트용 실리사이드층(13) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 질화막 계열의 하드마스크(14)을 형성한다.
이어서, 게이트전극을 포함하는 기판 전면에 게이트전극 스페이서용 절연막(15)과 층간절연막(16)을 차례로 형성한 후, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 층간절연막(16)을 평탄화시킨 다음, 후속 공정에 의해 형성될 스토리지노드(Storage node) 또는 비트라인(Bitline)과 연결되는 콘택 부분을 정의하기 위해 층간절연막(16) 상에 포토레지스트 패턴(17)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 포토레지스트 패턴 패턴(17)을 식각 마스크로 한 식각 공정으로 층간절연막(16)의 노출된 부분을 식각하여, 스토리지노드 또는 비트라인과 연결하는 콘택홀(18)을 자기정렬 콘택(Self-Aligned Contact; 이하 SAC라 함) 방법으로 형성한다.
한편, 이 때 전술한 바와 같이 하드마스크(14) 등의 손실이 발생하는 바, 이를 방지하기 위해 층간절연막(16) 식각 후, USG(Undoped Silicate Glass) 등을 이용하여 게이트전극 상부를 오버-행 구조로 보호하도록 마스크층(19)을 형성한 다음, 식각 공정을 통해 스페이서용 절연막(15)을 식각함으로써, SAC 공정에 따른 하드마스크(14)의 손실을 방지한다.
이 때, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)법과 같이, 고의적으로 불량한 스텝 커버리지(Step Coverage)를 갖는 공정 조건을 이용함으로써, 고단차 부위 즉, 하드마스크(14) 상부에만 형성되도록 한다.
이어서, 스페이서용 절연막(15)을 식각하여 기판(10) 표면을 노출시키는 콘택홀을 형성하는 바, 전술한 마스크층(19)에 의해 하드마스크(14)의 손실을 방지할 수 있다.
그러나, 마스크층(19) 형성시 그 증착 조건을 거의 완벽하게 제어한다고 해도 균일한 막 두꼐를 얻을 수 없을 뿐만아니라 스페이서용 절연막(15) 식각 후 하드마스크(14) 상에 잔류하는 마스크층(19) 두께가 두꺼운 곳이 존재하게 되는 바, 도시된 '20'과 같이 음의 경사(Negative slope)진 부분이 나타나게 된다.
이는 후속 플러그 형성시 갭-필 특성 등 심각한 소자 결함의 문제점을 유발한다.
다음으로, 도 1c에 도시된 바와 같이 콘택홀(18)을 매립하도록 폴리실리콘 등의 플러그 형성 물질을 증착한 다음, CMP 또는 전면식각 등을 통해 플러그(21)를 형성하는 바, 이 때 전술한 음의 경사에 의해 플러그(21)의 중심 근처에 불순불이 집중되어 직선적인 형태로 배열된 심(Seam, 22)이 발생하게 된다.
도 2a 내지 도 2c는 각각 스토리지노드 콘택(Storagenode contact)에서의 음의 경사를 도시한 SEM(Scanning Electron Microcscopy) 사진인 바, 도 2a 내지 도 2c에 도시된 바와 같이 스토리지노드 콘택 패턴에서는 분리막 간격이 매우 좁고 종횡비(Aspect ratio)가 비아 콘택(Via contact) 패턴보다 더 크기 때문에 플러그 증착시 보이드 형성 가능성이 증대됨을 내포하고 있다.
주지된 바와 같이 전술한 심(22)과 같이 고농도 영역의 경우 식각 공정에서 그 식각 속도가 농도가 낮은 다른 영역에 비해 빨라 소자 불량의 주요인으로 작용하는 바, 이 경우 하지의 어택과 CMP에 따른 연마부산물의 잔류 또는 보이드(Void) 형성 등 심각한 문제점을 유발한다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 콘택 형성에 따른 하드마스크의 보호를 위해 도입된 마스크 층에 의한 음의 경사에 의한 소자의 불량 현상을 방지하기에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 LPC 형성 공정을 도시한 단면도,
도 2a 내지 도 2c는 각각 스토리지노드 콘택에서의 음의 경사를 도시한 SEM 사진,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 콘택 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판31 : 게이트절연막
32 : 게이트용 폴리실리콘층33 : 게이트용 실리사이드층
34 : 하드마스크 35 : 스페이서용 절연막
36 : 층간절연막37 : 마스크층
40 : 플러그
상기와 같은 문제점을 해결하기 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판의 프로파일을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 단계; 상기 노출된 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조의 마스크층을 형성하는 단계; 상기 도전패턴 사이의 상기 마스크층 및 상기 스페이서용 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 포토레지스트를 도포하는 단계; 및 상기 포토레지스트를 제거함과 동시에 상기 마스크층을 일부 두께 식각하여 상기 이웃하는 도전패턴 사이의 개구부를 넓히기 위해 전면식각하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은, 마스크층 형성 공정 까지는 종래와 동일하게 실시한 다음, 포토레지스트를 도포 후 전면식각을 실시함으로써 마스크층 사이의 개구부를 넓혀 즉, 음의 경사를 제거함으로써 플러그 형성에 따른 심 유발을 최소화하여 소자의 결함 발생을 억제하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 3a 내지 도 3d를 참조하여 상세하게 설명한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(30) 상에 게이트용 폴리실리콘층(32)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(33)이 적층된 다수의 게이트전극을 형성한다.
구체적으로, 기판(30)과 게이트용 폴리실리콘층(32) 사이에 게이트절연막(31)을 형성하며, 게이트용 실리사이드층(33) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 질화막 계열의 하드마스크(34)을 형성한다.
이어서, 게이트전극을 포함하는 기판 전면에 실리콘질화막, 알루미늄산화막 또는 실리콘산화질화막을 이용하여 100Å ∼ 1000Å의 두께로 게이트전극 스페이서용 절연막(35)을 형성한 후, 그 상부에 BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma)산화막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 APL(Advanced Planalization Layer) 산화막 등을 아용하여 층간절연막(36)을 형성한 후, CMP 공정으로 층간절연막(36)을 평탄화시킨다.
이어서, 후속 공정에 의해 형성될 스토리지노드 또는 비트라인과 연결되는 콘택 부분을 정의하기 위해 층간절연막(36) 상에 포토레지스트 패턴(도시하지 않음)을 형성한다.
계속해서, 전술한 포토레지스트 패턴 패턴을 식각 마스크로 한 식각 공정으로 층간절연막(36)의 노출된 부분을 식각하여, 스토리지노드 또는 비트라인과 연결하는 콘택홀(38)을 SAC 공정을 통해 형성한다.
이 때 하드마스크(34) 등의 손실을 방지하기 위해 층간절연막(36) 식각 후, USG막, LP-TEOS막 또는 PE-TEOS막 등을 500Å ∼ 2000Å의 두께로 증착하여 게이트전극 상부를 오버-행 구조로 보호하도록 마스크층(37)을 형성한 다음, 식각 공정을 통해 스페이서용 절연막(35)을 식각함으로써, SAC 공정에 따른 하드마스크(34)의 손실을 방지한다.
이 때, 전술한 마스크층(37)을 PECVD법과 같이 고의적으로 불량한 스텝 커버리지를 갖는 공정 조건을 이용함으로써, 고단차 부위 즉, 하드마스크(34) 상부에만 형성한 후 스페이서용 절연막(35)을 식각하여 기판(30) 표면을 노출시키는 콘택홀을 형성하는 바, 전술한 마스크층(37)에 의해 하드마스크(34)의 손실을 방지할 수 있다.
그러나, 마스크층(37) 형성시 그 증착 조건을 거의 완벽하게 제어한다고 해도 균일한 막 두꼐를 얻을 수 없을 뿐만아니라 스페이서용 절연막(35) 식각 후 하드마스크(34) 상에 잔류하는 마스크층(37) 두께가 두꺼운 곳이 존재하게 되는 바, 도시된 '38'과 같이 음의 경사진 부분이 나타나게 된다.
따라서, 게이트전극 사이의 개구부의 폭이 도시된 'd1'과 같이 좁아지게 된다.
따라서, 도 3b에 도시된 바와 같이 콘택홀(38)을 매립하도록 포토레지스트(39)를 전면에 도포한 다음, 도 3c에 도시된 바와 같이 전면식각을 통해 포토레지스트를 제거하는 바, 이 때 게이트전극 사이의 개구부의 폭은 도시된 'd2'와 같이 전술한 'd1'보다 넓어진다.
한편, 포토레지스트(39)의 도포 공정을 생략한 상태에서 개구부 만을 넓힐 경우 하지 기판(30)의 손실이 발생될 우려가 있다.
다음으로, 도 3d에 도시된 바와 같이 콘택홀(38)을 매립하도록 폴리실리콘 등의 플러그 형성 물질을 형성한 다음, 마스크층(37)이 노출될 때까지 CMP 또는 전면식각 등을 통해 그 상부가 평탄화된 플러그(40)를 형성하는 바, 이 때 전술한 바와 같은 심 발생을 억제할 수 있다.
한편, 전술한 플러그(40) 형성 방법 이외에도 선택적 에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함)을 이용하여 콘택홀(38) 내부에 플러그를 형성함으로써, CMP 등의 평탄화 공정을 생략할 수도 있다.
전술한 본 발명은 게이트전극 상부에 마스크층을 형성하여 하부 질화막 계열의 스페이서용 절연막 식각시 게이트전극의 상부 즉, 하드마스크의 손실을 방지하면서도 이에 따라 좁아진 게이트전극 사이의 개구부 폭을 포토레지스트의 도포 및 전면식각을 통해 넓힘으로써, 후속 플러그 형성에 따른 심 발생을 억제할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 플러그 형성시 심 발생을 억제하여 소자의 결함 발생 확률을 감소시킴으로써, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

  1. 반도체 소자 제조 방법에 있어서,
    이웃하는 다수의 도전패턴이 형성된 기판의 프로파일을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 단계;
    상기 노출된 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조의 마스크층을 형성하는 단계;
    상기 도전패턴 사이의 상기 마스크층 및 상기 스페이서용 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 포토레지스트를 도포하는 단계; 및
    상기 포토레지스트를 제거함과 동시에 상기 마스크층을 일부 두께 식각하여 상기 이웃하는 도전패턴 사이의 개구부를 넓히기 위해 전면식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 마스크층은 USG(Undoped Silicate Glass), PE-TEOS막 또는 LP-TEOS막을포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 마스크층을 500Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 스페이서용 절연막은 실리콘질화막, 알루미늄산화막 또는 실리콘산화질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서용 절연막을 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 전면식각하는 단계 후, 상기 콘택홀을 매립하며 그 상부가 평탄화된 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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