KR20030046795A - 안내 벽이 형성된 방열판을 갖는 고전력 패키지 - Google Patents

안내 벽이 형성된 방열판을 갖는 고전력 패키지 Download PDF

Info

Publication number
KR20030046795A
KR20030046795A KR1020010077052A KR20010077052A KR20030046795A KR 20030046795 A KR20030046795 A KR 20030046795A KR 1020010077052 A KR1020010077052 A KR 1020010077052A KR 20010077052 A KR20010077052 A KR 20010077052A KR 20030046795 A KR20030046795 A KR 20030046795A
Authority
KR
South Korea
Prior art keywords
guide wall
integrated circuit
substrate
high power
heat sink
Prior art date
Application number
KR1020010077052A
Other languages
English (en)
Inventor
이해구
오선주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010077052A priority Critical patent/KR20030046795A/ko
Publication of KR20030046795A publication Critical patent/KR20030046795A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Abstract

본 발명은 플립 칩 본딩(flip chip bonding)에 의해 집적회로 칩이 서브스트레이트에 부착되며 집적회로 칩의 배면에 방열판(heat spreader)이 부착되는 고전력 패키지로서, 회로패턴이 형성된 서브스트레이트와, 그 서브스트레이트에 플립 칩 본딩으로 실장된 집적회로 칩과, 그 집적회로 칩의 외곽에 서브스트레이트에 부착된 보강 링, 및 집적회로 칩의 배면(背面)과 보강 링에 부착되어 있으며 집적회로 칩과 보강 링의 사이로 돌출된 안내 벽(guide wall)이 형성된 방열판을 포함하는 것을 특징으로 한다. 이에 의하면, 방열판의 부착 과정에서 보강 링과 방열판의 불일치를 별도의 안내 지그 없이 방지할 수 있다.

Description

안내 벽이 형성된 방열판을 갖는 고전력 패키지{High power semiconductor chip package having heat spreader that guide wall is formed}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 플립 칩 본딩(flip chip bonding)에 의해 집적회로 칩이 서브스트레이트에 부착되며 집적회로 칩의 배면에 방열판(heat spreader)이 부착되는 고전력 패키지에 관한 것이다.
플립 칩 본딩 기술을 적용한 반도체 칩 패키지는 패키지 분야에서 큰 주류를 이루는 있다. 짧은 전기적인 경로와 실장 밀도나 패키지 크기 등 여러 면에서 장점이 있어 각광을 받고 있다. 그러나, 높은 원가와 신뢰성 문제 등으로 인하여 보편화되지 못하고 특정 기능을 요구하는 패키지에 국한되어 사용되고 있다. 그러나, 최근 고전력(high power), 고주파수(high frequency)를 요구하는 로직(logic) 제품에 플립 칩 본딩 기술의 적용이 늘어나고 있다. 이러한 패키지는 거의 모두 고밀도를 요구하기 때문에 서브스트레이트는 빌드-업(build up) 구조를 채용하고 있다. 또한 서브스트레이트(substrate)의 휨(warpage) 및 패키지 구조적인 측면에서 보강 링(stiffener ring)을 채용하는 경우가 증가하고 있다. 최종적으로 고열에 대한 동작 특성을 보장하기 위해 방열판을 보강 링과 집적회로 칩 배면에 부착하고 있다. 종래 고전력 패키지의 일 예를 소개하기로 한다.
도 1은 종래 기술에 따른 고전력 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 고전력 패키지(110)는 집적회로 칩(111)이 서브스트레이트(115)에 플립 칩 본딩, 즉 집적회로가 형성된 활성면이 서브스트레이트(115)를 향하도록 부착되어 있는 구조로서, 집적회로 칩(111)에 형성된 솔더 범프(113)를 서브스트레이트(115)의 접합 패드(117)에 접합되도록 하여 칩 실장과 전기적인 연결을 실현하고 있다. 고전력, 고주파수의 집적회로 칩(111)의 배면(背面)에는 방열판(125)이 부착되어 동작할 때 발생되는 열이 전도 및 발산될 수 있도록 하고 있다. 그리고, 서브스트레이트(115)의 집적회로 칩(111) 외곽에는 보강 링(121)이 부착되어 방열판(125)의 부착 구조를 강화하며 집적회로 칩(111)의 봉지를 돕는다. 외부 접속 단자로서는 서브스트레이트에 부착된 솔더 볼(131)이 이용된다.
이와 같이 플립 칩 본딩 기술이 적용된 고전력 패키지는 고전력을 소비하고 고주파수로 동작되어 패키지 내부에서 고열이 발생되기 때문에 방열판이 필수적으로 요구된다. 이에 따라 패키지 조립 공정에서 집적회로 칩의 배면에 방열판을 부착하는 공정이 요구된다. 방열판을 부착하기 위해서는 집적회로 칩의 배면과 보강 링의 일면에 각각 접착제를 도포하는 공정과 도포된 접착제를 경화시키는 공정 등이 필요하다. 그러나, 방열판의 부착 공정, 즉 보강 링과 방열판을 접착시킬 때 보강 링과 방열판의 정렬 상태 불량으로 인한 불일치(mismatch)가 발생될 수 있는 문제점이 발생될 수 있다. 경화 공정 전의 미세한 충격이나 취급에 의해 원래의 위치에서 방열판이 이동하게 되어 경화 완료 후에 서브스트레이트 및 보강 링에 일치되지 못하게 되어 패키지 규격 불량을 유발하게 되는 것이다. 이러한 불일치를 막기위해서 종래에는 별도로 보강 링과 방열판의 정렬 상태를 유지시키기 위한 안내 지그(guide jig)의 사용이 요구되는 번거로움이 있으며 그에 따른 공정의 추가가 수반된다.
본 발명의 목적은 방열판의 부착 과정에서 보강 링과 방열판의 불일치를 별도의 안내 지그 없이 방지할 수 있도록 하는 안내 벽이 형성된 방열판을 갖는 고전력 패키지를 제공하는 데에 있다.
도 1은 종래 기술에 따른 고전력 패키지의 일 예를 나타낸 단면도,
도 2는 본 발명에 따른 고전력 패키지의 일 실시예를 나타낸 단면도,
도 3a와 도 5b는 본 발명에 따른 고전력 패키지의 제조 공정도로서,
도 3a와 도 3b는 칩 실장이 완료된 상태를 나타낸 평면도와 단면도,
도 4a와 도 4b는 보강 링 부착이 완료된 상태를 나타낸 평면도와 단면도,
도 5a와 도 5b는 방열판 부착이 완료된 상태를 나타낸 평면도와 단면도,
도 6은 본 발명에 따른 고전력 패키지에 적용되는 방열판의 평면도,
도 7a내지 도 7c는 본 발명에 따른 고전력 패키지에 적용되는 방열판의 여러 형태를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,110; 고전력 패키지11,111; 집적회로 칩
13,113; 솔더 범프15,115; 서브스트레이트
17,117; 접합 패드19,119; 언더필 물질
21,121; 보강 링23,123; 보강 링 접착제
25,125; 방열판26; 안내 벽(guide wall)
27,127; 열전도성 접착제29,129; 방열판 접착제
31,131; 솔더 볼
이와 같은 목적을 달성하기 위한 본 발명에 따른 안내 벽이 형성된 방열판을 갖는 고전력 패키지는, 회로패턴이 형성된 서브스트레이트와, 그 서브스트레이트에 플립 칩 본딩으로 실장된 집적회로 칩과, 그 집적회로 칩의 외곽에 서브스트레이트에 부착된 보강 링, 및 집적회로 칩의 배면과 보강 링에 부착되어 있으며 집적회로 칩과 보강 링의 사이로 돌출된 안내 벽이 형성된 방열판을 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 안내 벽이 형성된 방열판을 갖는 고전력 패키지를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 고전력 패키지의 실시예를 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 고전력 패키지(10)는 기본적으로 서브스트레이트(15) 위에 집적회로 칩(11)이 플립 칩 본딩으로 실장되어 있는 구조를 갖는다. 집적회로 칩(11)은 집적회로가 형성된 면이 서브스트레이트(15)를 향하도록 하여 솔더 범프(13)가 서브스트레이트(15)의 접합패드(17)에 부착됨으로써 칩 부착 및 전기적인 연결이 이루어지고 있다. 집적회로 칩(11)과 서브스트레이트(115) 사이의 공간에는 언더필 수지(19)로 채워져 외부 환경으로부터 접속에 대한 신뢰성이 확보되었다. 도시되지 않았지만 서브스트레이트(15)는 상면과 하면에 회로패턴이 형성되고 상하 회로패턴이 비아 홀 또는 다층 회로패턴으로 상하간 전기적인 연결이 이루어진다.
서브스트레이트(15)의 집적회로 칩(11) 외곽 영역에는 보강 링(21)이 접착제(23)로 부착되어 있다. 보강 링(21)의 두께는 집적회로 칩(11)의 실장 높이와 동일하도록 구성되는 것이 바람직하다. 집적회로 칩(11)과 보강 링(21) 위에는 방열판이 부착된다. 여기서, 방열판(25)은 종래와는 달리 집적회로 칩(11)과 보강 링(21)의 사이, 특히 보강 링(21)에 밀착되도록 하여 돌출된 안내 벽(26)이 형성되어 있다. 안내 벽(26)은 사각 링의 형태로서 바닥 면으로부터의 돌출된 높이는 서브스트레이트(15)에 닿지 않을 정도의 높이이다. 방열판(25)과 집적회로 칩(11)의 부착에는 열전도성 접착제(27)가 이용되어 집적회로 칩(11)으로부터 발생된 열을 전달받는다. 방열판(25)과 보강 링(21)의 부착에 이용되는 접착제(29)는 칩 실장에 이용되는 열전도성 접착제(27)가 아니어도 무방하다. 서브스트레이트(15)의 칩 실장면의 반대쪽 면에는 외부 접속단자로서 솔더 볼(31)이 부착되어 있다.
도 3a 내지 도 5b는 본 발명에 따른 고전력 패키지의 제조 공정도이다.
먼저, 도 3a와 도 3b에 도시된 바와 같이 준비된 서브스트레이트(15) 위에 집적회로 칩(11)이 플립 칩 본딩으로 실장된다. 플립 칩 본딩을 위하여 집적회로칩(11)에는 솔더 범프(13)가 형성된 것이다. 솔더 범프(13)와 서브스트레이트(15)의 접합 패드(17)를 위치 정렬한 상태에서 리플로우(reflow) 공정을 거치면 서브스트레이트(15)에 집적회로 칩(11)이 실장되며 상호 전기적인 연결이 이루어진다. 칩 실장이 완료되면 솔더 범프(13)의 접합 상태 및 집적회로 칩(11)의 집적회로 형성면을 보호하기 위하여 집적회로 칩(11)과 서브스트레이트(15) 사이의 공간에 언더필 수지(19)를 주입하는 언더필(underfill) 공정이 진행된다
다음으로 도 4a와 도 4b에 나타낸 바와 같이 서브스트레이트(15)의 집적회로 칩(11)의 외측 영역에 접착제(23)를 도포하고, 도 5a와 도 5b와 같이 보강 링(21)을 부착시킨다. 보강 링(21)은 사각 링의 형태로서 집적회로 칩(11)에 대응되는 중앙 부분이 개방되어 있다. 보강 링(21)은 서브스트레이트(15)로부터의 높이는 집적회로 칩(11)의 높이와 동일하도록 한다.
이어서, 방열판을 부착한다. 도 2를 참조하면, 보강 링(21) 위에 접착제(29)를 도포하고 집적회로 칩(11)의 배면에 열전도성 접착제(27)를 도포하여 방열판(25)을 부착시킨다. 이때 방열판(25)은 집적회로 칩(11)과 보강 링(21) 사이, 특히 보강 링(21)에 밀착되는 위치에 돌출된 안내 벽(26)이 형성되어 있어서, 방열판(25)이 부착될 때 위치 틀어짐 없이 계속 그 상태가 유지될 수 있다. 그리고, 경화(cure) 공정이 진행되어 방열판(25)이 견고하게 집적회로 칩(11)과 보강 링(21)에 부착된다. 후속으로 서브스트레이트(21)의 칩 실장면의 반대쪽 면에 솔더 볼(31)이 부착되어 볼 그리드 어레이(Ball Grid Array) 형태의 고전력 패키지(10)가 완성된다.
전술한 실시예에서 알 수 있듯이 본 발명에 따른 고전력 패키지는 방열판의 안내 벽이 보강 링의 안쪽 부분에 형성되어 방열판과 보강 링간의 위치를 유지시켜 불일치를 방지한다. 방열판에 형성되는 안내 벽은 도 6에 도시된 것과 같이 사각 링의 형태로 단면이 사각형 형상인 것을 소개하고 있으나 그 밖에도 도 7a와 같이 반원형 안내 벽(26a)이나 도 7b와 같이 세모형 안내 벽(26b)이나 도 7c와 같이 "L"자형 안내 벽(26c)등 다양한 형태를 가질 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의한 안내 벽이 형성된 방열판을 갖는 고전력 패키지에 따르면, 방열판의 부착 과정에서 보강 링과 방열판의 불일치를 별도의 안내 지그 없이 방지할 수 있다.

Claims (4)

  1. 회로패턴이 형성된 서브스트레이트와, 그 서브스트레이트에 플립 칩 본딩으로 실장된 집적회로 칩과, 그 집적회로 칩의 외곽에 서브스트레이트에 부착된 보강 링, 및 집적회로 칩의 배면과 보강 링에 부착되어 있으며 집적회로 칩과 보강 링의 사이로 돌출된 안내 벽이 형성된 방열판을 포함하는 것을 특징으로 하는 안내 벽이 형성된 방열판을 갖는 고전력 패키지.
  2. 제 1항에 있어서, 상기 안내 벽은 단면이 반원형, 세모형, "L"자형 중 어느 하나인 것을 특징으로 하는 안내 벽이 형성된 방열판을 갖는 고전력 패키지.
  3. 제 1항에 있어서, 상기 안내 벽은 상기 보강 링에 밀착되는 위치에 형성된 것을 특징으로 하는 안내 벽이 형성된 방열판을 갖는 고전력 패키지.
  4. 제 1항에 있어서, 상기 안내 벽은 사각 링 형태를 갖는 것을 특징으로 하는 안내 벽이 형성된 방열판을 갖는 고전력 패키지.
KR1020010077052A 2001-12-06 2001-12-06 안내 벽이 형성된 방열판을 갖는 고전력 패키지 KR20030046795A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010077052A KR20030046795A (ko) 2001-12-06 2001-12-06 안내 벽이 형성된 방열판을 갖는 고전력 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010077052A KR20030046795A (ko) 2001-12-06 2001-12-06 안내 벽이 형성된 방열판을 갖는 고전력 패키지

Publications (1)

Publication Number Publication Date
KR20030046795A true KR20030046795A (ko) 2003-06-18

Family

ID=29573469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010077052A KR20030046795A (ko) 2001-12-06 2001-12-06 안내 벽이 형성된 방열판을 갖는 고전력 패키지

Country Status (1)

Country Link
KR (1) KR20030046795A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030071570A (ko) * 2002-02-27 2003-09-03 엔이씨 가꼬오부쯔 디바이스 가부시끼가이샤 방열판을 구비한 전기제품
KR20080076081A (ko) * 2007-02-14 2008-08-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9343535B2 (en) 2012-09-25 2016-05-17 Samsung Electronics Co., Ltd. Semiconductor packages having a guide wall and related systems and methods
US10945333B1 (en) 2019-11-22 2021-03-09 Toyota Motor Engineering & Manufacturing North America, Inc. Thermal management assemblies having cooling channels within electrically insulated posts for cooling electronic assemblies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321257A (ja) * 1994-05-20 1995-12-08 Hitachi Ltd マルチチップモジュール
KR20010063683A (ko) * 1999-12-24 2001-07-09 윤종용 반도체 패키지
JP2001244362A (ja) * 2000-02-28 2001-09-07 Nec Corp 半導体装置
JP2001291730A (ja) * 2000-04-06 2001-10-19 Nec Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321257A (ja) * 1994-05-20 1995-12-08 Hitachi Ltd マルチチップモジュール
KR20010063683A (ko) * 1999-12-24 2001-07-09 윤종용 반도체 패키지
JP2001244362A (ja) * 2000-02-28 2001-09-07 Nec Corp 半導体装置
JP2001291730A (ja) * 2000-04-06 2001-10-19 Nec Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030071570A (ko) * 2002-02-27 2003-09-03 엔이씨 가꼬오부쯔 디바이스 가부시끼가이샤 방열판을 구비한 전기제품
KR20080076081A (ko) * 2007-02-14 2008-08-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9343535B2 (en) 2012-09-25 2016-05-17 Samsung Electronics Co., Ltd. Semiconductor packages having a guide wall and related systems and methods
US10945333B1 (en) 2019-11-22 2021-03-09 Toyota Motor Engineering & Manufacturing North America, Inc. Thermal management assemblies having cooling channels within electrically insulated posts for cooling electronic assemblies

Similar Documents

Publication Publication Date Title
KR100394809B1 (ko) 반도체 패키지 및 그 제조 방법
TWI278975B (en) Semiconductor package with heatsink
TWI529878B (zh) 集成電路封裝件及其裝配方法
US6756668B2 (en) Semiconductor package having thermal interface material (TIM)
US20020063319A1 (en) Direct-downset flip-chip package assembly and method of fabricating the same
US6552267B2 (en) Microelectronic assembly with stiffening member
KR100352865B1 (ko) 반도체 장치 및 그 제조방법
US20060163749A1 (en) IC chip package structure and underfill process
JP2004260138A (ja) 半導体装置及びその製造方法
KR20010062512A (ko) 멀티 플립칩 반도체 어셈블리
TWI228806B (en) Flip chip package
TW200428623A (en) Semiconductor package with heat sink
US20020125564A1 (en) Semiconductor device reinforced by a highly elastic member made of a synthetic resin
KR20090019751A (ko) 반도체 장치 및 그 제조 방법
KR20050009759A (ko) 반도체 장치 및 그 제조 방법
EP1740027A2 (en) Method for manufacturing an overmolded electronic assembly
KR20030046795A (ko) 안내 벽이 형성된 방열판을 갖는 고전력 패키지
KR20010063682A (ko) 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법
JP2003092464A (ja) 回路基板、半導体パッケージの実装構造および半導体パッケージの実装方法
JPH05235091A (ja) フィルムキャリア半導体装置
KR100779345B1 (ko) 반도체패키지
JP2930057B2 (ja) Bga型半導体装置
CN111554628B (zh) 一种芯片封装方法
JP2001267474A (ja) 半導体装置
US20060043602A1 (en) Flip chip ball grid array package with constraint plate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee