KR20030040648A - 반도체 메모리 장치의 내부 전원 전압 발생 회로 - Google Patents

반도체 메모리 장치의 내부 전원 전압 발생 회로 Download PDF

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Abstract

반도체 메모리 장치의 내부 전원 전압 발생회로가 제공된다. 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생회로는 제1 기준 전압을 발생하는 제1 기준 전압 발생 회로와, 상기 제1 기준 전압과 제2 기준 전압을 강하시킨 분배 전압 상호간의 전압 차이를 검출하여, 상기 검출 결과에 따라 외부 전원 전압으로서 제2 기준 전압을 발생하는 클램프 회로와, 상기 제2 기준 전압과 내부 전원 전압 상호간의 전압 차이를 검출하여, 상기 검출 결과에 따라 상기 외부 전원 전압으로서 상기 내부 전원 전압을 발생하는 구동 회로와, 상기 외부 전원 전압의 전압 레벨이 소정의 전압 레벨이상인 경우 활성화되는 제어 신호에 응답하여, 상기 제2 기준 전압의 전압 레벨을 상승시키는 승압 제어 회로를 구비하며, 상기 상승된 제2 기준 전압에 의해 상기 내부 전원 전압의 전압 레벨이 상승한다.
본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로는 번-인 테스트 전압을 생성하기 위한 외부 전원 전압을 하강시킴으로써, 외부 전원 전압을 전송하는 전원선의 번트(burnt)를 방지하고, 번-인 장비의 램프-온(lamp-on) 현상을 방지할 수 있다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로{Internal supply voltage generator for semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의내부 전원 전압 발생 회로에 관한 것이다.
반도체 메모리 장치의 집적도와 성능을 향상시키기 위해 공정의 미세화가 진행됨에 따라 트랜지스터의 게이트의 두께도 점점 얇아지고 있다. 따라서, 반도체 메모리 장치에 공급되는 외부 전원 전압도 함께 낮아져야 반도체 메모리 장치의 신뢰성에 문제가 생기지 않는다.
그러나, 외부 전원 전압이 낮아지는 속도는 트랜지스터의 게이트의 두께가 얇아지는 속도를 따라가지 못하므로, 높은 외부 전원 전압을 낮은 내부 전원 전압으로 변환시켜 반도체 메모리 장치의 내부에 공급하는 내부 전원 전압 발생 회로가 널리 사용되고 있다.
불량인 반도체 메모리 장치를 조기에 가려내기 위하여 주로 번-인 테스트(burn-in test, 고온 고전압 동작 시험)가 이용된다. 번-인 테스트는 고온 및 고전압과 같은 가혹한 조건에서 반도체 메모리 장치를 동작시켜 짧은 시간 내에 반도체 메모리 장치의 잠재적 결함을 노출시키는 테스트이다. 따라서, 반도체 메모리 장치의 내부 전원 전압 발생 회로는 내부 전원 전압을 조절하여 번-인 테스트를 위한 스트레스 전압(stress voltage)을 공급해야 한다.
도 1은 종래 기술에 따른 내부 전원 전압 발생 회로를 나타내는 회로도이다. 내부 전원 전압 발생 회로(10)는 기준 전압 발생 회로(11), 클램프 회로(12), 승압 제어 회로(13) 및 구동 회로(14)를 구비한다. 도 2는 도 1의 내부 전원 전압 발생 회로로부터 발생되는 내부 전원 전압을 나타내는 파형도이다. 도 1 및 도 2를 참조하여, 내부 전원 전압 발생 회로(10)의 동작을 살펴보면 다음과 같다.
외부 전원 전압(VCC)이 제1 외부 전원 전압(VCC1) 보다 작은 경우, 저항들(R1, R2)에 의해 분배되는 분배 전압(VINDA)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 보다 작다. 따라서, 클램프 회로(12)는 분배 전압(VINDA)과 제1 기준 전압(VREFA)의 차이를 검출하여, 그 검출 결과에 따라 트랜지스터(MP1)를 턴-온(turn-on)시켜 제2 기준 전압(VSREFA)을 발생시킨다. 구동 회로(14)는 제2 기준 전압(VSREFA)과 내부 전원 전압(VINTA)의 차이를 검출하여, 그 검출 결과에 따라 트랜지스터(MP2)를 턴온시킨다. 그 결과, 내부 전원 전압(VINTA)는 외부 전원 전압(VCC)에 비례하여 증가한다.
외부 전원 전압(VCC)이 제1 외부 전원 전압(VCC1)이상으로 증가하면, 분배 전압(VINDA)이 제1 기준 전압(VREFA) 보다 커진다. 그러면, 클램프 회로(12)에 포함된 트랜지스터(MP1)가 턴-오프(turn-off)되므로, 제2 기준 전압(VSREFA)은 일정한 전압을 유지한다. 따라서, 구동 회로(14)의 트랜지스터(MP2)가 턴오프되므로 내부 전원 전압(VINTA)은 외부 전원 전압(VCC)에 무관하게 일정하게 정상 동작 전압(VIVC)으로서 유지(clamp)된다. 상기와 같이 정상 동작 전압(VIVC)이 유지되는 구간을 내부 전원 전압 회로(10)의 정상 동작 영역이라 한다.
외부 전원 전압(VCC)이 제2 외부 전원 전압(VCC2) 이상으로 증가하면, 내부 전원 전압(VINTA)은 승압 제어 회로(13)의 영향을 받는다. 즉, 내부 전원 전압(VINTA)은 다이오드들(D1, D2, D3, D4)에 의해 강하되는 전압 강하 차이를 가지고 외부 전원 전압(VCC)에 비례하여 증가한다. 그래서, 도 2에 도시된 것과 같이 외부 전원 전압(VCC)이 제3 외부 전원 전압(VCC3)으로 될 때, 내부 전원전압(VINTA)이 번-인 테스트 전압(VBI)으로 상승한다. 상기와 같이 번-인 테스트 전압(VBI)으로 상승하는 구간을 번-인 영역으로 한다. 그리고, 정상 동작 전압(VIVC)과 번-인 테스트 전압(VBI)은 반도체 메모리 장치의 공정에 따라 결정되며, 정상 동작 영역에서 번-인 영역으로 전환하게 하는 제2 외부 전원 전압(VCC2)은 반도체 메모리 장치의 정상 동작 영역의 범위에 의해 결정된다.
그런데, 종래의 내부 전원 전압 발생 회로(10)에서는 번-인 테스트 전압(VBI)을 생성하기 위한 외부 전원 전압(VCC)이 과도하게 상승됨으로써, 외부 전원 전압(VCC)을 전송하는 전원선이 번트(burnt)하거나 번-인 테스트 전압(VBI)을 인가하기 위한 번-인 장비의 램프-온(lamp-on) 현상이 발생될 수 있다. 여기서, 램프-온(lamp-on) 현상이란 번-인 장비가 규정된 허용 전압을 초과하여 공급하는 경우, 번-인 장비가 번-인 테스트 전압(VBI)을 공급하기 위한 외부 전원 전압(VCC)을 더 이상 공급하지 못하는 현상을 말한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 번-인 테스트 전압을 생성하기 위한 외부 전원 전압을 강하시킬 수 있는 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 내부 전원 전압 발생 회로를 나타내는 회로도이다.
도 2는 도 1의 내부 전원 전압 발생 회로로부터 발생되는 내부 전원 전압을 나타내는 파형도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로를 나타내는 회로도이다.
도 4는 도 3의 내부 전원 전압 발생 회로로부터 발생되는 내부 전원 전압을 나타내는 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로를 나타내는 회로도이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로는 제1 기준 전압을 발생하는 제1 기준 전압 발생 회로와, 상기 제1 기준 전압과 제2 기준 전압을 강하시킨 분배 전압 상호간의 전압차이를 검출하여, 상기 검출 결과에 따라 외부 전원 전압으로서 제2 기준 전압을 발생하는 클램프 회로와, 상기 제2 기준 전압과 내부 전원 전압 상호간의 전압 차이를 검출하여, 상기 검출 결과에 따라 상기 외부 전원 전압으로서 상기 내부 전원 전압을 발생하는 구동 회로와, 상기 외부 전원 전압의 전압 레벨이 소정의 전압 레벨이상인 경우 활성화되는 제어 신호에 응답하여, 상기 제2 기준 전압의 전압 레벨을 상승시키는 승압 제어 회로를 구비하며, 상기 상승된 제2 기준 전압에 의해 상기 내부 전원 전압의 전압 레벨이 상승하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 승압 제어 회로는 상기 외부 전원 전압을 강하시키는 제1 다이오드와, 상기 제1 다이오드에 의해 강하된 외부 전원 전압을 강하시키는 제2 다이오드와, 상기 제어 신호에 응답하여, 상기 제2 다이오드를 통해 전압 레벨이 강하된 외부 전원 전압을 상기 제2 기준 전압에 공급하여 상기 제2 기준 전압의 전압 레벨을 상승시키는 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 제1 다이오드 및 제2 다이오드 각각은 게이트와 드레인이 상호 연결된 피모스 트랜지스터이고, 상기 트랜지스터는 피모스 트랜지스터이다.
이러한 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로는 번-인 테스트 전압을 생성하기 위한 외부 전원 전압을 강하시킴으로써, 외부 전원 전압을 전송하는 전원선의 번트(burnt)를 방지하고, 번-인 장비의 램프-온(lamp-on) 현상을 방지할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로를 나타내는 회로도이다. 도 3을 참조하면, 내부 전원 전압 발생 회로(20)는 기준 전압 발생 회로(21), 클램프 회로(22), 승압 제어 회로(23) 및 구동 회로(24)를 구비한다.
클램프 회로(22)는 비교 회로(C3), 트랜지스터(MP3) 및 저항들(R3, R4)을 구비한다. 승압 제어 회로(23)는 다이오드들(D5, D6) 및 피모스 트랜지스터(MP5)를 구비한다. 다이오드들(D5, D6) 각각은 게이트와 드레인이 연결된 피모스 트랜지스터 또는 게이트와 드레인이 연결된 엔모스 트랜지스터인 것이 바람직하다. 구동 회로(24)는 비교 회로(C3) 및 트랜지스터(MP4)를 구비한다. 비교 회로들(C3, C4)은 차동 증폭기 형태의 비교 회로인 것이 바람직하다.
도 4는 도 3의 내부 전원 전압 발생 회로로부터 발생되는 내부 전원 전압을 나타내는 파형도이다. 도 3 및 도 4를 참조하여, 내부 전원 전압 발생 회로(20)의 동작을 설명하면 다음과 같다.
외부 전원 전압(VCC)이 제1 외부 전원 전압(VCC4) 보다 작은 경우, 분배 전압(VINDB)이 제1 기준 전압(VREFB) 보다 작다. 비교 회로(C3)는 분배 전압(VINDB)과 제1 기준 전압(VREFB) 사이의 전압차이를 검출하여, 그 검출 결과에 따라 트랜지스터(MP3)를 턴온시킨다. 그 결과, 외부 전원 전압(VCC)에 의해 제2 기준 전압(VSRFB)이 상승한다. 계속하여, 비교 회로(C4)는 제2 기준 전압(VSRFB)과 내부 전원 전압(VINTB) 사이의 전압 차이를 검출하여, 그 검출 결과에 따라 트랜지스터(MP4)를 턴온시킨다. 따라서, 내부 전원 전압(VINTB)은 외부 전원 전압(VCC)에 비례하여 상승한다.
외부 전원 전압(VCC)이 제1 외부 전원 전압(VCC4)이상으로 증가하면, 분배 전압(VINDB)이 제1 기준 전압(VREFB) 보다 커진다. 그러면, 클램프 회로(22)에 포함된 트랜지스터(MP3)가 턴-오프(turn-off)되므로, 제2 기준 전압(VSREFB)은 일정한 전압을 유지한다. 따라서, 구동 회로(24)의 트랜지스터(MP4)가 턴-오프되므로 내부 전원 전압(VINTB)은 외부 전원 전압(VCC)에 무관하게 일정하게 정상 동작 전압(VIVC)으로서 유지된다. 상기와 같이 정상 동작 전압(VIVC)이 유지되는 구간은 내부 전원 전압 회로(20)의 정상 동작 영역이다.
외부 전원 전압(VCC)이 제2 외부 전원 전압(VCC5) 이상으로 증가하면, 내부 전원 전압(VINTB)은 승압 제어 회로(23)의 영향을 받는다. 즉, 승압 제어 회로(23)는 제어 신호(HVDET)에 응답하여, 트랜지스터(MP5)를 턴-온시킨다. 여기서, 제어 신호(HVDET)는 외부 전원 전압(VCC)이 제2 외부 전원 전압(VCC5) 이상으로 상승하면, 논리 하이 레벨에서 논리 로우 레벨로 천이하는 신호이다. 피모스 트랜지스터(MP5)가 턴-온됨으로써, 내부 전원 전압(VINTB)은 다이오드들(D5, D6)에 의해 강하되는 전압 강하 차이를 가지고 외부 전원 전압(VCC)에 비례하여 상승한다. 그래서, 도 3에 도시된 것과 같이 외부 전원 전압(VCC)이 제3 외부 전원 전압(VCC7)으로 될 때, 내부 전원 전압(VINTB)은 번-인 테스트 전압(VBI)으로 상승한다. 상기와 같이 번-인 테스트 전압(VBI)으로 상승하는 구간은 번-인 영역이다. 상기 상승된 제2 기준 전압(VSREFB)에 의해 내부 전원 전압(VINTB)이 급격히 상승하므로, 본 발명에 따른 내부 전원 전압 발생 회로(20)는 번-인 테스트 전압(VBI)을 상대적으로 작은 외부 전원 전압(VCC)으로서 발생시킬 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로를 나타내는 회로도이다. 도 5를 참조하면, 내부 전원 전압 발생 회로(30)는 기준 전압 발생 회로(31), 클램프 회로(32), 승압 제어 회로(33) 및 구동 회로(34)를 구비한다.
클램프 회로(32)는 비교 회로(C5), 트랜지스터(MP6) 및 저항들(R5, R6)을 구비한다. 승압 제어 회로(33)는 다이오드들(D7, D8) 및 엔모스 트랜지스터(MN)를 구비한다. 다이오드들(D7, D8) 각각은 게이트와 드레인이 연결된 피모스 트랜지스터 또는 게이트와 드레인이 연결된 엔모스 트랜지스터인 것이 바람직하다. 구동 회로(34)는 비교 회로(C6) 및 트랜지스터(MP7)를 구비한다. 비교 회로들(C5, C6)은 차동 증폭기 형태의 비교 회로인 것이 바람직하다.
기준 전압 발생 회로(31)는 제1 기준 전압(VREFC)을 발생하고, 클램프 회로(32)는 제1 기준 전압(VREF)과 저항들(R5, R6)에 분배되는 분배 전압(VINDC)의 차이를 검출하여, 그 검출 결과에 따라 제2 기준 전압(VSREFC)을 발생시킨다. 구동 회로(34)는 제2 기준 신호(VREFC)와 내부 전원 전압(VINTC)의 차이를 검출하여, 그검출 결과에 따라 내부 전원 전압(VINTC)을 발생시킨다. 승압 제어 회로(33)는 제어 신호(HVDET)의 반전 신호(HVDETB)에 응답하여, 제2 기준 전압(VSREFC)의 전압 레벨을 상승시킨다.
본 발명의 제2 실시예에 따른 내부 전원 전압 발생 회로(30)의 동작은 본 발명의 제1 실시예에 따른 내부 전원 전압 발생 회로(20)의 동작과 거의 유사하므로, 그것에 대한 상세한 설명은 생략된다. 다만, 승압 제어 회로(33)는 피모스 트랜지스터(MP5) 대신 엔모스 트랜지스터(MN)를 구비하고, 엔모스 트랜지스터(MN)는 제어 신호(HVDET)의 반전 신호(HVDETB)에 응답하여 동작한다는 점에서 차이가 있을 뿐이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로는 번-인 테스트 전압을 생성하기 위한 외부 전원 전압을 하강시킴으로써, 외부 전원 전압을 전송하는 전원선의 번트(burnt)를 방지하고, 번-인 장비의 램프-온(lamp-on) 현상을 방지할 수 있다.

Claims (7)

  1. 제1 기준 전압을 발생하는 제1 기준 전압 발생 회로;
    상기 제1 기준 전압과 제2 기준 전압을 강하시킨 분배 전압 상호간의 전압 차이를 검출하여, 상기 검출 결과에 따라 외부 전원 전압으로서 제2 기준 전압을 발생하는 클램프 회로;
    상기 제2 기준 전압과 내부 전원 전압 상호간의 전압 차이를 검출하여, 상기 검출 결과에 따라 상기 외부 전원 전압으로서 상기 내부 전원 전압을 발생하는 구동 회로; 및
    상기 외부 전원 전압의 전압 레벨이 소정의 전압 레벨이상인 경우 활성화되는 제어 신호에 응답하여, 상기 제2 기준 전압의 전압 레벨을 상승시키는 승압 제어 회로를 구비하며,
    상기 상승된 제2 기준 전압에 의해 상기 내부 전원 전압의 전압 레벨이 상승하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  2. 제1항에 있어서, 상기 승압 제어 회로는
    상기 외부 전원 전압을 강하시키는 다이오드; 및
    상기 제어 신호에 응답하여, 상기 다이오드를 통해 전압 레벨이 강하된 외부 전원 전압을 상기 제2 기준 전압에 공급하여 상기 제2 기준 전압의 전압 레벨을 상승시키는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  3. 제1항에 있어서, 상기 승압 제어 회로는
    상기 외부 전원 전압을 강하시키는 제1 다이오드;
    상기 제1 다이오드에 의해 강하된 외부 전원 전압을 강하시키는 제2 다이오드; 및
    상기 제어 신호에 응답하여, 상기 제2 다이오드를 통해 전압 레벨이 강하된 외부 전원 전압을 상기 제2 기준 전압에 공급하여 상기 제2 기준 전압의 전압 레벨을 상승시키는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  4. 제3항에 있어서, 상기 제1 다이오드 및 제2 다이오드 각각은
    게이트와 드레인이 상호 연결된 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  5. 제3항에 있어서, 상기 제1 다이오드 및 제2 다이오드 각각은
    게이트와 드레인이 상호 연결된 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  6. 제3항에 있어서, 상기 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  7. 제3항에 있어서, 상기 트랜지스터는
    상기 제어 신호의 반전 신호에 응답하여 게이팅되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
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KR (1) KR20030040648A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808602B1 (ko) * 2007-02-14 2008-02-29 주식회사 하이닉스반도체 내부 전원 발생기
KR100885488B1 (ko) * 2007-08-14 2009-02-24 주식회사 하이닉스반도체 반도체 소자
US8129734B2 (en) 2005-06-27 2012-03-06 Lighting Science Group Corporation LED package with stepped aperture

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KR100808602B1 (ko) * 2007-02-14 2008-02-29 주식회사 하이닉스반도체 내부 전원 발생기
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