KR20030008629A - 이동 통신 단말기에서의 복호 장치 및 그 제어 방법 - Google Patents

이동 통신 단말기에서의 복호 장치 및 그 제어 방법 Download PDF

Info

Publication number
KR20030008629A
KR20030008629A KR1020010043464A KR20010043464A KR20030008629A KR 20030008629 A KR20030008629 A KR 20030008629A KR 1020010043464 A KR1020010043464 A KR 1020010043464A KR 20010043464 A KR20010043464 A KR 20010043464A KR 20030008629 A KR20030008629 A KR 20030008629A
Authority
KR
South Korea
Prior art keywords
decoding
units
decoder
data
common memory
Prior art date
Application number
KR1020010043464A
Other languages
English (en)
Other versions
KR100438537B1 (ko
Inventor
서승완
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2001-0043464A priority Critical patent/KR100438537B1/ko
Priority to US10/197,730 priority patent/US7149951B2/en
Priority to CNB021264511A priority patent/CN1249588C/zh
Publication of KR20030008629A publication Critical patent/KR20030008629A/ko
Application granted granted Critical
Publication of KR100438537B1 publication Critical patent/KR100438537B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6511—Support of multiple decoding rules, e.g. combined MAP and Viterbi decoding

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 발명은 이동 통신 단말기에서의 복호 장치 및 그 제어 방법에 관한 것으로, 종래 기술에서는 비터비 복호기 및 터보 복호기가 각각 별도의 메모리를 사용하므로 하드웨어의 부피가 증가되고, 그에 따른 전력 소비 또한 증가되는 문제점이 있었다. 따라서, 본 발명은 비터비 복호기 및 터보 복호기가 공용할 수 있는 공용 메모리와, 상기 공용 메모리와 비터비 복호기 또는 터보 복호기를 선택적으로 매핑시키는 변환기를 이용해 하드웨어의 부피 감소 및 그에 따른 전력 소비를 감소시켜 이동 통신 단말기에의 적용이 용이하다는 이점이 있다.

Description

이동 통신 단말기에서의 복호 장치 및 그 제어 방법{DECODER IN MOBILE COMMUNICATION APPARATUS AND CONTROL METHOD THEREOF}
본 발명은 이동 통신 단말기에서의 복호 장치 및 그 제어 방법에 관한 것으로, 특히 공용 메모리부와 비터비 복호부 또는 터보 복호부 중 선택된 하나와 매핑되도록 하는 변환부로 구성된 이동 통신 단말기에서의 복호 장치 및 그 제어 방법에 관한 것이다.
도 1은 종래 기술에 의한 이동 통신 단말기에서의 이중화 복호 장치의 블록도이다.
도 1을 참조하면, 종래 기술에 의한 이동 통신 단말기에서의 이중화 복호 장치는 비터비 복호부(1) 및 터보 복호부(2)로 구성된다.
상기 비터비 복호부(1)는 음성 데이터 전송에 주로 사용되고, 상기 터보 복호부(2)는 데이터 전송에 주로 사용하는 것으로 둘 다 IMT-2000 비동기 규격에서 사용되어 채널 복호를 수행한다.
상기 비터비 복호부(1) 및 터보 복호부(2)는 각각 자체 연산을 위한 메모리부(1B, 2B)와 논리 연산 회로(1A, 2A)로 구성된다.
종래의 이동 통신 단말기에서의 이중화 복호 장치의 동작 설명은 다음과 같다.
상기 복호 장치에 입력될 I, Q 데이터 4bit씩 총 8bit의 데이터가 발생되면, 이동 통신 단말기의 중앙 처리 장치가 상기 입력 데이터의 채널 선택을 제어하기위한 복호 선택 신호를 출력한다.
상기 I와 Q로 입력된 8BIT의 데이터는 상기 복호 선택 신호에 따라, 지정된 비터비 복호부(1) 또는 터보 복호부(2)에 입력된다.
상기 비터비 복호부(1) 또는 터보 복호부(2)는 각각 상기 8BIT의 입력 데이터를 복호 연산하여 결과값을 출력한다.
상기 비터비 복호부(1) 또는 터보 복호부(2)는 각각 복호 연산을 수행하는 과정에서 각각의 메모리부(1B, 2B)를 사용한다.
그러나, 상기에서와 같이 종래의 기술에 있어서, 비터비 복호부 및 터보 복호부가 각각 별개의 메모리부를 사용하므로 하드웨어의 부피 증가 및 그에 따른 전력 소비의 증가로 인해 이동 통신 단말기에서의 사용이 부적합하다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 비터비 복호부 및 터보 복호부가 모두 액세스할 수 있는 공용 메모리부와, 상기 공용 메모리부와 비터비 복호부 또는 터보 복호부 중 하나를 매핑시키는 변환부를 이용해 하드웨어의 부피를 줄이고, 그에 따른 전력 소비를 절감하는 이동 통신 단말기에서의 복호 장치 및 그 제어 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일 실시 예는, 터보 복호 또는 비터비 복호 연산하여 그 결과값을 출력하는 복호 장치에 입력될 데이터 발생에 따라, 상기 입력 데이터의 채널 선택을 제어하기 위한 복호 선택 신호를 출력하는 제어부가 구비된 이동 통신 단말 장치에서의 복호 장치에 있어서, 상기 복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 구동되는 터보 복호부 및 비터비 복호부와; 상기 터보 복호부 또는 비터비 복호부에 의해 액세스될 수 있는 다수의 공용 메모리부와; 상기 복호 선택 신호에 의해 선택적으로 터보 복호부 또는 비터비 복호부의 메모리 할당에 따른 주소 영역의 단위 개수 및 데이터 영역의 단위 개수를 변환하여 상기 다수의 공용 메모리부와 매핑되도록 제어하는 변환부를 포함하여 구성되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 다른 실시 예는, 복호 장치에 입력될 데이터 발생에 따라, 상기 입력 데이터의 채널 선택을 제어하기 위한 복호 선택 신호를 출력하는 제 1 단계와; 상기 복호 선택 신호에 의해 선택적으로 터보 복호부 또는 비터비 복호부의 메모리 할당에 따른 주소 영역의 단위 개수 및 데이터 영역의 단위 개수를 변환하여 다수의 공용 메모리부와 매핑되도록 지원하는 제 2단계와; 상기 복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 터보 복호 연산 또는 비터비 복호 연산을 수행하는 제 3단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래 기술에 의한 이동 통신 단말기에서의 복호 장치의 블록도.
도 2는 본 발명에 의한 복호 장치의 블록도.
도 3은 본 발명의 실시 예에 따른 복호 장치의 상세 블록도.
도 4는 본 발명에 따른 복호 장치의 제어 방법을 설명을 위한 순서도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 비터비 복호부 20 : 터보 복호부
30 : 변환부 31 : 주소 변환 모듈
32 : 데이터 변환 모듈 33 : 메모리 선택 변환 모듈
40 : 공용 메모리부
이하, 본 발명에 따른 일 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 이동 통신 단말기에서의 복호 장치는 터보 복호 또는 비터비 복호 연산하여 그 결과값을 출력하는 이중화 복호 장치와, 상기 이중화 복호 장치에 입력될 데이터 발생에 따라, 상기 입력 데이터의 채널 선택을 제어하기 위한 복호 선택 신호를 출력하는 제어부를 포함하여 구성된다.
특히, 상기 이중화 복호 장치는 IMT-2000 비동기식 규격에 의해 복호 연산하기 위해 구현된다.
그러나, 상기 이중화 복호 장치는 IMT-2000 비동기식 규격에만 한정되어 복호 연산하는 것이 아니라, 다른 규격을 사용하는 이동 통신 단말기에도 적용될 수 있음은 밝혀둔다.
상기 제어부는 다수의 알고리즘이 모듈화되어 있어, 상기 알고리즘에 의해 이동 통신 단말 장치의 각 구성 요소를 제어할 수 있다.
본 발명에서 상기 제어부는 채널 부호화 및 복호화를 제어하는 채널 코덱 연산 알고리즘에 의해 상기 이중화 복호 장치에 입력될 제어 신호를 발생시킨다.
도 2는 본 발명에 의한 복호 장치의 블록도이다.
도 2를 참조하면, 상기 복호 장치는 입력 데이터를 비터비 복호하여 그 결과값을 출력하는 비터비 복호부(10)와, 입력 데이터를 터보 복호하여 그 결과값을 출력하는 터보 복호부(20)와, 비터비 복호부(10) 및 터보 복호부(20)가 모두 액세스할 수 있는 다수의 공용 메모리부(40)와, 비터비 복호부(10) 또는 터보 복호부(20)의 메모리 할당을 변환하여 상기 다수의 공용 메모리부(40)와 매핑되도록 제어하는 변환부(30)를 포함하여 구성된다.
상기 비터비 복호부(10) 및 터보 복호부(20)는 상기 복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 구동되고, 상기 공용 메모리부(40)의 개수와 메모리 용량에 따라 메모리 할당되는 주소 영역의 단위 개수가 L x M + N 인 것을 사용해야 한다.
( 여기서, L은 2L이 공용 메모리부의 수와 같아지게 되는 1이상의 정수,
M은 상기 데이터 영역의 단위 개수가 필요로 하는 공용 메모리부의 수,
N은 상기 공용 메모리부와 매핑되는 주소 영역의 단위 개수)
상기 변환부(30)는 복호부의 주소를 변환하여 상기 공용 메모리부(40)에 전송하는 주소 변환 모듈(31)과, 복호부의 데이터를 분할하여 상기 공용 메모리부(40)와 송수신되도록 지원하는 데이터 변환 모듈(32)과, 복호부의 주소 상위 또는 하위 단위의 일부를 선택하여, 그에 해당하는 선택 신호를 출력하는 메모리부 선택 변환 모듈(33)을 포함하여 구성된다.
상기 주소 변환 모듈(31)은 기선택된 복호부의 상위 또는 하위 주소에서 상기 공용 메모리와 매핑되는 주소 영역의 단위 개수만큼 선택하여 상기 다수의 공용 메모리부에 전송한다.
상기 데이터 변환 모듈(32)은 기선택된 복호부의 데이터 영역의 단위 개수를 상기 M(데이터 영역의 단위 개수가 필요로 하는 공용 메모리부의 수)으로 분할하여 상기 공용 메모리부(40)와 송수신 지원한다.
상기 메모리 선택 변환 모듈(33)은 기선택된 복호부의 상위 또는 하위 주소 영역에서 상기 L만큼의 단위를 N번 선택하여, 상기 L 단위가 나타내는 수에 해당하는 N개의 공용 메모리부(40)에 선택신호를 출력한다.
도 3은 본 발명의 복호 장치의 일 실시예를 도시한 도면이다.
도 3를 참조하면, 상기 비터비 복호부(10)의 메모리 할당은 16bit의 데이터와 10bit 주소로, 상기 터보 복호부(20)의 메모리 할당은 56bit 데이터와 8bit 주소로 이루어지고, 상기 공용 메모리부(40)는 256X16의 메모리 네 개로 이루어진다.
도 4는 본 발명에 따른 복호 장치의 제어 방법을 설명을 위한 순서도이다.
도 4을 참조하면, 본 발명의 복호 장치의 제어 방법은 복호 장치에 입력될 데이터 발생에 따라, 상기 입력 데이터의 채널 선택을 제어하기 위한 복호 선택 신호를 출력하는 단계(S100~S130)와; 상기 복호 선택 신호에 의해 선택적으로 터보 복호부(10) 또는 비터비 복호부(20)의 메모리 할당에 따른 주소 영역의 단위 개수 및 데이터 영역의 단위 개수를 변환하여 다수의 공용 메모리부(40)와 매핑되도록 지원하는 단계(S150, S170)와; 상기 복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 터보 복호 연산 또는 비터비 복호 연산을 수행하는 단계(S160, S180)를 포함하여 구성된다.
상기 도 3 및 도 4를 참조하여, 본 발명의 복호 장치 제어 방법을 상세히 설명하기로 한다.
상기 이동 통신 단말기의 제어부는 상기 복호 장치에 입력될 데이터가 발생(S100)할 경우, 수행될 복호 연산의 종류에 따라 복호 연산 우선 순위 결정후, 상기 우선 순위 결정 데이터를 저장한다(S110).
상기 수행될 복호 연산의 종류는 비터비 복호 연산 또는 터보 복호 연산, 그리고 비터비 복호 터보 복호 동시 연산일 수 있다.
상기 복호 연산의 종류가 비터비 복호 연산 또는 터보 복호 연산일 경우에상기 제어부는 연산의 종류가 하나이므로 각각 첫 번째 우선 순위 결정 데이터로 비터비 복호 연산 또는 터보 복호 연산으로 결정하여 저장한다.
그러나, 상기 복호 연산의 종류가 비터비 복호 터보 복호 동시 연산일 경우, 상기 제어부는 상기 두 개의 연산의 종류 중 우선 순위를 결정하여, 결정된 우선 순위 데이터 순서로 저장해둔다.
제어부는 저장된 우선 순위 결정 데이터가 있는지를 판단한다(S120).
상기 S120의 판단 결과, 저장된 우선 순위 결정 데이터가 있을 경우, 제어부는 첫 번째 우선 순위 결정 데이터에 해당하는 복호 선택 신호를 출력한다(S130).
상기 S120 단계는 상기 복호 연산의 종류가 비터비 복호 터보 복호 동시 연산일 경우, 첫 번째 우선 순위 결정 데이터에 따라 후술되는 S130~S180의 단계 수행 후, 나머지 우선 순위 결정 데이터에 따라 다시 S130~S180의 단계가 수행되도록 지원하기 위한 단계이다.
상기 S120의 판단 결과, 저장된 우선 순위 결정 데이터가 없을 경우, 제어부는 복호 장치에 입력될 데이터 발생 신호 입력 대기 상태로 된다.
상기 변환부(30)는 제어부로부터 출력된 복호 선택 신호를 입력받아 그 종류를 판단한다(S140).
상기 S140의 판단 결과, 상기 복호 선택 신호가 비터비 복호일 경우, 상기 변환부(30)는 비터비 복호 연산 가능하도록 설정된다(S150).
상기 주소 변환 모듈(31)은 10bit로 이루어진 주소 중 하위 8bit를 4개의 공용 메모리부(40)에 동시에 전송한다.
상기 데이터 변환 모듈(32)은 16bit로 이루어진 데이터를 상기 4개의 공용 메모리부(40)와 모두 송수신되도록 한다.
상기 메모리 선택 변환(33)은 10bit 주소에서 상위 2bit에 의해 상기 4개의 공용 메모리부(40) 중 하나에 선택 신호를 출력한다.
즉, 상위 2bit가 0이면 1번 공용 메모리부(40-1)를 동작시키고, 1이면 2번 공용 메모리부(40-2)를 동작시키고, 2이면 3번 공용 메모리부(40-3)를 동작시키고, 4이면 4번 공용 메모리부(40-4)를 동작시킨다.
상기 변환부 설정이 완료되면, 상기 비터비 복호부(10)는 비터비 복호 연산을 수행(S160)하며, 연산 결과 최종 데이터를 도면에 도시되지 않은 다른 메모리에 저장하고, 상기 연산 완료 신호를 제어부에 전달한다.
상기 S140의 판단 결과, 상기 복호 선택 신호가 터보 복호일 경우, 상기 변환부(30)는 터보 복호 연산 가능하도록 설정된다(S170).
상기 주소 변환 모듈(31)은 8bit로 이루어진 주소를 4개의 공용 메모리부(40)에 동시에 전송한다.
상기 데이터 변환 모듈(32)은 56bit로 이루어진 데이터를 16비트로 분할하여 상기 4개의 공용 메모리부(40)에 나누어져 송수신되도록 지원한다.
이 때, 56bit를 8bit로 나누면 8bit가 남게 되므로, 상기 1번 공용 메모리부(40-1)에 전송되는 16bit 중 상위 8bit는 0으로 채워서 전송하게 된다.
상기 메모리부 선택 변환 모듈(33)은 상기 4개의 공용 메모리부(40)에 모두 선택 신호를 출력한다.
상기 변환부 설정이 완료되면, 상기 터보 복호부(10)는 비터비 복호 연산을 수행하며(S180), 연산 결과 최종 데이터를 도면에 도시되지 않은 다른 메모리에 저장하고, 상기 연산 완료 신호를 제어부에 전달한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
이상에서 설명한 바와 같이 본 발명은 비터비 복호기 및 터보 복호기가 공용할 수 있는 공용 메모리와, 상기 공용 메모리와 비터비 복호기 또는 터보 복호기를 선택적으로 매핑시키는 변환기를 이용해 하드웨어의 부피 감소 및 그에 따른 전력 소비를 감소시켜 이동 통신 단말기에의 적용이 용이하다는 이점이 있다.

Claims (5)

  1. 이동 통신 단말기에서의 복호 장치에 있어서,
    복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 구동되는 터보 복호부 및 비터비 복호부와;
    상기 터보 복호부 또는 비터비 복호부에 의해 액세스될 수 있는 다수의 공용 메모리부와;
    상기 복호 선택 신호에 의해 선택적으로 터보 복호부 또는 비터비 복호부의 메모리 할당에 따른 주소 영역의 단위 개수 및 데이터 영역의 단위 개수를 변환하여 상기 다수의 공용 메모리부와 매핑되도록 제어하는 변환부를 포함하여 구성되는 것을 특징으로 하는 이동 통신 단말기에서의 복호 장치.
  2. 제 1항에 있어서, 상기 복호부는
    상기 주소 영역의 단위 개수는 공용 메모리부의 주소 영역의 단위 개수에 복호부의 데이터 영역의 단위 개수를 고려한 공용 메모리부 선택 신호로서의 단위 개수를 합산한 값으로 결정되는 것을 특징으로 하는 이동 통신 단말기에서의 복호 장치.
  3. 제 1항에 있어서, 상기 복호부는
    하기 식을 만족하도록 구성된 것을 특징으로 하는 이동 통신 단말기에서의복호 장치.
    주소 영역의 단위 개수= L x M + N
    (L은 2L이 공용 메모리부의 수와 같아지게 되는 1이상의 정수,
    M은 상기 데이터 영역의 단위 개수가 필요로 하는 공용 메모리부의 수,
    N은 상기 공용 메모리부와 매핑되는 주소 영역의 단위 개수)
  4. 제 1항에 있어서, 상기 변환부는
    기선택된 복호부의 상위 또는 하위 주소에서 상기 공용 메모리와 매핑되는 주소 영역의 단위 개수만큼 선택하여 상기 다수의 공용 메모리부에 전송하는 주소 변환 모듈과;
    기선택된 복호부의 데이터 영역의 단위 개수를 상기 M(데이터 영역의 단위 개수가 필요로 하는 공용 메모리부의 수)으로 분할하여 상기 공용 메모리부와 송수신하는 데이터 변환 모듈과;
    기선택된 복호부의 상위 또는 하위 주소 영역에서 상기 L(2L이 공용 메모리부의 수와 같아지게 되는 1이상의 정수)만큼의 단위를 N번 선택하여, 상기 L 단위가 나타내는 수에 해당하는 N(공용 메모리부와 매핑되는 주소 영역의 단위 개수)개의 공용 메모리부에 선택신호를 출력하는 메모리 선택 변환 모듈을 포함하여 구성된 것을 특징으로 하는 이동 통신 단말기에서의 복호 장치.
  5. 복호 장치에 입력될 데이터 발생에 따라, 상기 입력 데이터의 채널 선택을 제어하기 위한 복호 선택 신호를 출력하는 제 1 단계와;
    상기 복호 선택 신호에 의해 선택적으로 터보 복호부 또는 비터비 복호부의 메모리 할당에 따른 주소 영역의 단위 개수 및 데이터 영역의 단위 개수를 변환하여 다수의 공용 메모리부와 매핑되도록 지원하는 제 2단계와;
    상기 복호 선택 신호에 따라 채널 선택이 제어되는 입력 데이터에 의해 선택적으로 터보 복호 연산 또는 비터비 복호 연산을 수행하는 제 3단계로 이루어진 이동 통신 단말기에서의 복호 장치 제어 방법.
KR10-2001-0043464A 2001-07-19 2001-07-19 이동 통신 단말기에서의 복호 장치 및 그 제어 방법 KR100438537B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0043464A KR100438537B1 (ko) 2001-07-19 2001-07-19 이동 통신 단말기에서의 복호 장치 및 그 제어 방법
US10/197,730 US7149951B2 (en) 2001-07-19 2002-07-19 Common memory device and controlling method thereof
CNB021264511A CN1249588C (zh) 2001-07-19 2002-07-19 公用存储器设备及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0043464A KR100438537B1 (ko) 2001-07-19 2001-07-19 이동 통신 단말기에서의 복호 장치 및 그 제어 방법

Publications (2)

Publication Number Publication Date
KR20030008629A true KR20030008629A (ko) 2003-01-29
KR100438537B1 KR100438537B1 (ko) 2004-07-03

Family

ID=19712298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0043464A KR100438537B1 (ko) 2001-07-19 2001-07-19 이동 통신 단말기에서의 복호 장치 및 그 제어 방법

Country Status (3)

Country Link
US (1) US7149951B2 (ko)
KR (1) KR100438537B1 (ko)
CN (1) CN1249588C (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2834146A1 (fr) * 2001-12-20 2003-06-27 St Microelectronics Sa Turbo-decodeur compact a haute efficacite
EP1398881A1 (en) * 2002-09-05 2004-03-17 STMicroelectronics N.V. Combined turbo-code/convolutional code decoder, in particular for mobile radio systems
US7139862B2 (en) * 2003-02-24 2006-11-21 Nokia Corporation Interleaving method and apparatus with parallel access in linear and interleaved order
US7246298B2 (en) * 2003-11-24 2007-07-17 Via Technologies, Inc. Unified viterbi/turbo decoder for mobile communication systems
GB2409134B (en) * 2003-12-11 2005-11-09 Motorola Inc A decoder
JP2007538452A (ja) * 2004-05-18 2007-12-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ターボ復号器入力並べ換え
US8499229B2 (en) 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
US8576955B2 (en) * 2008-03-28 2013-11-05 Qualcomm Incorporated Architecture to handle concurrent multiple channels
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
US8923453B2 (en) * 2010-08-27 2014-12-30 Futurewei Technologies, Inc. System and method for iteration scheduling in joint equalization and turbo decoding
US8497787B2 (en) * 2010-11-12 2013-07-30 Marvell World Trade Ltd. Systems and methods for performing efficient decoding using a hybrid decoder
WO2018045970A1 (en) * 2016-09-06 2018-03-15 Mediatek Inc. Efficient coding switching and modem resource utilization in wireless communication systems
CN110311954B (zh) * 2019-05-31 2022-02-15 上海赫千电子科技有限公司 车用传感器的数据读取系统及其读取方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432804A (en) 1993-11-16 1995-07-11 At&T Corp. Digital processor and viterbi decoder having shared memory
US6292918B1 (en) * 1998-11-05 2001-09-18 Qualcomm Incorporated Efficient iterative decoding
US6484283B2 (en) * 1998-12-30 2002-11-19 International Business Machines Corporation Method and apparatus for encoding and decoding a turbo code in an integrated modem system
GB9908863D0 (en) 1999-04-20 1999-06-16 Nds Ltd Multiplexer
US6813742B2 (en) * 2001-01-02 2004-11-02 Icomm Technologies, Inc. High speed turbo codes decoder for 3G using pipelined SISO log-map decoders architecture

Also Published As

Publication number Publication date
US20030018942A1 (en) 2003-01-23
CN1399197A (zh) 2003-02-26
US7149951B2 (en) 2006-12-12
CN1249588C (zh) 2006-04-05
KR100438537B1 (ko) 2004-07-03

Similar Documents

Publication Publication Date Title
KR100438537B1 (ko) 이동 통신 단말기에서의 복호 장치 및 그 제어 방법
US5297142A (en) Data transfer method and apparatus for communication between a peripheral and a master
KR100526537B1 (ko) 가변 데이터레이트의 채널 구조를 가지는 부호분할다중접속 통신시스템의 직교부호 할당 방법 및 그에 따른 장치
WO1998014023A1 (en) Configurable digital wireless and wired communications system architecture
JP2006344239A (ja) シグナルプロセッサ
US5287525A (en) Software controlled power shutdown in an integrated circuit
KR100604823B1 (ko) Ｇｓｍ과 ｇｐｒｓ 송신기의 전력 램핑 제어기 및 그 제어방법
US7114052B2 (en) Semiconductor memory device, a sector-address conversion circuit, an address-conversion method, and operation method of the semiconductor memory device
RU2190931C2 (ru) Устройство и способ выделения прямых общих каналов в системе связи мдкр
JP2003264533A (ja) ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局
RU2236084C2 (ru) Оснащенное кэш-памятью, работающее по принципу обратной последовательности запоминающее устройство с произвольной выборкой для последовательного декодера витерби
US6269097B1 (en) Time switch with the control memory
US7061988B2 (en) Interleaver memory access apparatus and method of mobile communication system
KR0155336B1 (ko) 멀티채널 정합회로
JP2001127892A (ja) ナースコールシステム
KR101311617B1 (ko) 저전력 대규모 집적 회로 시스템을 위한 어드레스 버스코딩/디코딩 방법 및 장치
US20220138124A1 (en) Serial transmission system and serial transmission method
KR100564023B1 (ko) 메모리 인터페이스 장치
KR100275527B1 (ko) 워드 난수 발생 장치 및 그 방법
KR100318847B1 (ko) 가입자 집선장치가 장착된 전전자 교환기내 가입자 정합장치
KR100515416B1 (ko) 이동통신 시스템에서의 공통전력제어채널 제어 방법
KR20000047259A (ko) 통신시스템에서 동일구조의 블록 어드레스매핑장치
KR19990062329A (ko) 무선가입자망 시스템용 기지국에서의 링크결합을 위한 멀티플렉스/디멀티플렉스 장치
KR100496479B1 (ko) 어드레스 신호 디코딩 회로
JP3224127B2 (ja) 画像データ変換処理装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130514

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150522

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160524

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170524

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180524

Year of fee payment: 15