KR20030007724A - 집적 회로 구조 - Google Patents

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Abstract

유기 도포막 또는 다공질막으로 구성되는 저 비유전율의 층간 절연막(33)의 사이에 질화 붕소막을 보호막(34)으로서 구비하여 층간 절연 다층막을 형성하고, 저 비유전율의 층간 절연막(33)과 기계적ㆍ화학적 내성이 우수하며 열 전도성이 높은 저 비유전율의 질화 붕소막을 조합하여, 밀착성이나 내흡습성을 유지한 상태에서, 저 비유전율화를 달성한다.

Description

집적 회로 구조{INTEGRATED CIRCUIT STRUCTURE}
종래, 집적 회로에 있어서는, 층간 절연막으로서 플라즈마 CVD(Chemical Vapor Deposition)법에 의한 실리콘 산화막(SiO2막)이 사용되고 있다. 그러나, 트랜지스터의 고집적화나 스위칭 동작의 고속화를 위해, 배선간의 용량에 의한 손실이 문제가 되고 있다. 이를 해소하기 위해서는, 층간 절연막의 저 비유전율화가 필요하고, 보다 낮은 비유전율의 층간 절연막이 요구되고 있다. 이와 같은 상황에서, 층간 절연막으로서 저 비유전율의 유기 도포막이나 다공질막(예컨대 유기계 규소막이나 무정형 탄소에 불소를 첨가한 막)이 사용되고 있다.
종래의 층간 절연막에 있어서, 비유전율을 매우 낮게 하는 것이 가능하기는 하다[비유전율(κ)이 2.5 이하]. 그러나, 기계적ㆍ화학적 내성이나 열 전도성의 점에서 문제가 있고, 또한 막의 밀착성에도 문제가 있는 동시에, 밀도의 관점에서 내흡습성에 문제가 있었다. 이 때문에, 집적 회로 구조에 있어서의 저 비유전율화가 실현되어 있지 않은 것이 현재 상황이었다.
본 발명은 상기 상황을 감안하여 성립된 것으로, 저 비유전율화를 달성할 수 있는 집적 회로 구조를 제공하는 것을 목적으로 한다.
발명의 요약
본 발명의 집적 회로 구조는, 층간 절연막의 사이에 질화 붕소막을 보호막으로서 구비하여 층간 절연 다층막을 형성한 것을 특징으로 한다.
이 때문에, 저 비유전율의 층간 절연막과 기계적ㆍ화학적 내성이 우수하고, 열 전도성이 높은 저 비유전율의 질화 붕소막을 조합하여, 밀착성이나 내흡습성을 유지한 상태에서, 저 비유전율화를 달성할 수 있다. 이 결과, 가공 조건이 엄격해지는 집적 회로 프로세스에 적합한 층간 절연 다층막의 요건에 따르는 것이 가능해진다.
또한, 본 발명의 집적 회로 구조는, 층간 절연막의 사이에 탄질화 붕소막을 보호막으로서 구비하여 층간 절연 다층막을 형성한 것을 특징으로 한다.
이 때문에, 저 비유전율의 층간 절연막과 기계적ㆍ화학적 내성이 우수하고, 열 전도성이 높은 저 비유전율의 탄질화 붕소막을 조합하여, 밀착성이나 내흡습성을 유지한 상태에서, 저 비유전율화를 달성할 수 있다. 이 결과, 가공 조건이 엄격해지는 집적 회로 프로세스에 적합한 층간 절연 다층막의 요건에 따르는 것이 가능해진다.
그리고, 층간 절연막이 비유전율(κ)이 κ<2.2인 유기 도포막 또는 다공질막인 것을 특징으로 한다.
그리고, 질화 붕소막의 보호막은, 플라즈마에 의해 질소 가스를 주로 여기한 후에 수소 가스 희석의 디보란 가스와 혼합하여 반응시켜 성막되는 것이 바람직하다. 또한, 질화 붕소막의 보호막은, 플라즈마에 의해 질소 가스를 주로 여기한 후에 수소 가스를 캐리어 가스로 한 염화 붕소 가스와 혼합하여 반응시켜 성막되는 것이 바람직하다.
또한, 탄질화 붕소막의 보호막은, 플라즈마에 의해 질소 가스를 주로 여기한 후에 수소 가스 희석의 디보란 가스 및 유기계 가스 또는 탄화 수소계 가스를 혼합하여 반응시켜 성막되는 것이 바람직하다. 또한, 탄질화 붕소막의 보호막은, 플라즈마에 의해 질소 가스를 주로 여기한 후에 수소 가스를 캐리어 가스로 한 염화 붕소 가스 및 유기계 가스 또는 탄화 수소계 가스를 혼합하여 반응시켜 성막되는 것이 바람직하다.
본 발명은, 집적 회로 구조에 관한 것으로, 저 비유전율화를 도모한 것이다.
도 1은 본 발명의 한가지 실시태양에 따른 집적 회로 구조를 나타내는 개략 단면도이고,
도 2는 BN막 또는 BNC막을 성막하는 플라즈마 CVD 장치의 개략 측면도이다.
첨부 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 한가지 실시태양에 따른 집적 회로 구조를 나타내는 개략 단면을 도시하고 있다.
도면에 도시하는 바와 같이, 집적 회로 구조로서의 고집적 회로(LSI)에서는, 트랜지스터(31)의 고집적화나 스위칭 동작의 고속화를 위해, 배선(32)간의 용량에 따른 손실을 해소하려는 시도가 행하지고 있다. 이 때문에, 제조 프로세스에 있어서의 배선(32)간의 층간 절연막(33)에는, 저 비유전율〔비유전율(κ)이 κ<2.2〕의 막이 사용되도록 되어 있다. 층간 절연막(33)으로서는, 저 비유전율의 유기 도포막이나 다공질막이 사용되고 있다.
그리고, 층간 절연막(33)의 사이에는, 보호막(34)으로서 질화 붕소(BN)막 또는 탄질화 붕소(BNC)막이 성막되어 층간 절연 다층막이 형성되어 있다. 유기 도포막이나 다공질막의 층간 절연막(33)은, 저 비유전율이라도, 기계적ㆍ화학적 내성이나 열 전도성의 관점에서 문제가 있었다. 이 때문에, 기계적ㆍ화학적 내성이 우수하고, 열 전도성이 높은 저 비유전율의 BN막 혹은 BNC막을 보호막(34)으로서 구비함으로써, 밀착성이나 내흡습성을 유지한 상태에서, 가공 조건이 엄격해지는 LSI 프로세스에 적합한 층간 절연막(33)의 요구에 따를 수 있게 되었다. 따라서, 저 비유전율화를 달성할 수 있는 집적 회로 구조가 가능해진다.
보호막(34)으로서 BN막 혹은 BNC막을 성막하는 장치를 도 2에 근거하여 설명한다. 도 2에는 BN막 혹은 BNC막을 성막하는 플라즈마 CVD 장치의 개략 측면을 도시하고 있다.
도면에 도시하는 바와 같이, 원통 형상의 용기(1)내에는 성막실(2)이 형성되고, 용기(1)의 상부에는 원형의 천정판(3)이 설치되어 있다. 용기(1)의 중심에 있어서의 성막실(2)에는 기판 유지부로서의 정전 척(4)(electrostatic chuck)이 구비되고, 정전 척(4)에는 정전 척용 직류 전원(5)이 접속되어 반도체의 기판(6)이 정전기적으로 흡착 유지된다.
천정판(3)상에는, 예컨대 원형 링 형상의 고주파 안테나(7)가 배치되고, 고주파 안테나(7)에는 정합기(8)를 거쳐 고주파 전원(9)이 접속되어 있다. 고주파 안테나(7)에 전력을 공급함으로써 전자파가 용기(1)의 성막실(2)로 입사된다. 용기(1)내에 입사된 전자파는, 성막실(2)내의 가스를 이온화하여 플라즈마(10)를 발생시킨다.
용기(1)에는 성막실(2)내에 질소 가스(N2가스)(11)(>99.999%)를 도입하는 질소 가스 노즐(12)이 설치되고, 질소 가스 노즐(12) 하측의 성막실(2)내에 원료 가스(13)를 도입하는 원료 가스 노즐(14)이 설치되어 있다.
보호막(34)으로서 BN막을 형성할 때, 수소(H2) 가스로 희석된 (B2H6) 가스(1% 내지 5%) 또는 H2가스를 캐리어 가스로서 사용하는 염화 붕소 가스(BCl3: > 99.999%)를 원료 가스(13)로서 도입한다.
BNC막을 보호막(34)으로서 형성할 때, 수소(H2) 가스로 희석된 (B2H6) 가스(1% 내지 5%) 및 유기 가스(예를 들면, 테트라에톡시실란(Si(O-C2H5)4, 이후 TEOS로 칭함; 에탄올, 아세톤 등) 또는 탄화수소계 가스(예를 들면, CH4, C2H6, C2H4또는 C2H2)를 원료 가스(13)로서 도입한다. 선택적으로, H2가스를 캐리어 가스로서 사용한 BCl3가스, 및 유기 가스(예를 들면, TEOS, 에탄올, 아세톤 등) 또는 수소계 가스(예를 들면, CH4, C2H6, C2H4또는 C2H2)를 원료 가스(13)로서 도입한다.
상기 플라즈마 CVD 장치로, N2가스(11)를 질소 가스 노즐(12)을 통해 소정의 유속으로 도입하면서, 원료 가스(13)를 원료 가스 노즐(14)을 통해 소정의 유속으로 도입한다. 전력을 고주파 전원(9)으로부터 고주파 안테나(7)로 공급하여 고주파를 정합기(8)를 거쳐 도입한다. 결과적으로, 주로 N2가스(11)를 성막 챔버(2) 안에서 플라즈마 상태로 여기시킨다. N2가스(11)를 여기시킨 후, 원료 가스(13)와 혼합하고 반응시켜 BN 막 또는 BNC 막을 형성한다.
층간 유전막(33)―유기 도포막 또는 다공질막임― 및 보호막(34)을 전압-용량에 대해 측정하고, 비유전율 κ<2.2가 수득된다는 것을 확인하였다.
상기 개시한 바와 같이, 본 발명은 밀착성이나 내흡습성을 유지한 상태에서, 저 비유전율을 달성할 수 있고, 저 비유전율의 층간 절연막과 기계적ㆍ화학적 내성이 우수하고, 열 전도성이 높은 저 비유전율의 질화 붕소막을 조합하여, 가공 조건이 엄격해지는 집적 회로 프로세스에 적합한 층간 절연 다층막의 요건에 부합하는 집적 회로 구조를 제공한다.

Claims (3)

  1. 층간 절연막의 사이에 질화 붕소막을 보호막으로서 구비하여 층간 절연 다층막을 형성한 것을 특징으로 하는 집적 회로 구조.
  2. 층간 절연막의 사이에 탄질화 붕소막을 보호막으로서 구비하여 층간 절연 다층막을 형성한 것을 특징으로 하는 집적 회로 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    층간 절연막이 2.2 미만의 비유전율(κ)을 갖는 유기 도포막 또는 다공질막인 것을 특징으로 하는 집적 회로 구조.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170148B2 (en) * 2003-07-02 2007-01-30 Analog Devices, Inc. Semi-fusible link system for a multi-layer integrated circuit and method of making same
US7469152B2 (en) * 2004-11-30 2008-12-23 The Regents Of The University Of California Method and apparatus for an adaptive multiple-input multiple-output (MIMO) wireless communications systems
EP1746293A1 (en) * 2005-07-20 2007-01-24 Joseph Talpe Fixing device for hollow frames and plate surfaces
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499049A (ja) * 1990-08-06 1992-03-31 Kawasaki Steel Corp 半導体装置
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
US6232235B1 (en) * 1998-06-03 2001-05-15 Motorola, Inc. Method of forming a semiconductor device
US6127258A (en) * 1998-06-25 2000-10-03 Motorola Inc. Method for forming a semiconductor device
JP2000133710A (ja) * 1998-10-26 2000-05-12 Tokyo Electron Ltd 半導体装置及びその製造方法
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000313612A (ja) * 1999-04-28 2000-11-14 Asahi Chem Ind Co Ltd 絶縁薄膜製造用組成物
JP2001015595A (ja) * 1999-06-29 2001-01-19 Mitsubishi Electric Corp 半導体装置
US6391082B1 (en) * 1999-07-02 2002-05-21 Holl Technologies Company Composites of powdered fillers and polymer matrix
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
TW521386B (en) * 2000-06-28 2003-02-21 Mitsubishi Heavy Ind Ltd Hexagonal boron nitride film with low dielectric constant, layer dielectric film and method of production thereof, and plasma CVD apparatus
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
US20040084775A1 (en) * 2001-02-28 2004-05-06 Takashi Sugino Solid state device and its manufacturing method

Also Published As

Publication number Publication date
US20040094840A1 (en) 2004-05-20
TW559897B (en) 2003-11-01
WO2002080258A1 (fr) 2002-10-10
JP2002289617A (ja) 2002-10-04
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