KR20030002209A - 강유전체 메모리 셀 및 그 제조방법 - Google Patents

Abstract

본 발명은 강유전체 메모리 커패시터의 상부면과 4개측면을 모두 사용하는 대신 상부면과 3개의 측면을 사용하고, 나머지 1개의 측면은 셀 플레이트 라인을 위한 공간으로 활용함으로서, 셀 사이즈의 축소와 공정 마진을 확보할 수 있는 강유전체 메모리의 셀을 제공하기 위한 것으로, 이를 위한 본 발명의 강유전체 메모리의 셀은 다수의 하부전극이 하나의 상부전극에 상응하며 상기 상부전극이 소정 간격을 갖고 다수 배열된 커패시터 모듈에 있어서, 어느 한 커패시터 모듈은 이웃하는 커패시터 모듈에 대응하는 일측면을 제외한 영역에서 상기 상부전극이 형성된 것을 포함하여 이루어진다.

Description

강유전체 메모리 셀 및 그 제조방법 {Cell structure of ferroelectric memory device and fabricating method of the same}

본 발명은 강유전체 메모리(Ferroelectirc Random access memory, 이하 FeRAM)에 관한 것으로, 특히 강유전체 메모리에 사용되는 3차원 구조의 셀을 구동시키기 위한 상부전극을 갖는 셀 및 그 제조 방법에 관한 것이다.

FeRAM는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도 또한 종래의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있으며, 비휘발성(non-volatile) FeRAM는 전기장을 제거하여도 잔류분극이 존재하여 그 방향성이 역전될 수 있는 강유전체의 성질을 이용하여 그 방향에 따라 각각“0”과“1”로 정의하여 정보를 기억하는 소자이다. FeRAM 셀은 워드라인, 비트라인, 강유전체 커패시터 및 트랜지스터로 이루어지는 바, 종래의 DRAM과 유사한 구조를 갖는다.

한편, FeRAM 셀은 전반적으로 정보저장용 커패시터의 유전막이 강유전체로 이루어지며, 이러한 강유전체로는 Pb(Zr,Ti)O₃(PZT), SrBi₂Ta₂O₉(SBT)등의 강유전체 물질을 사용하고, 전극으로는 Pt, Ru, Ir등의 귀금속(Novel Metal)과 RuO₂, IrO₂등의 귀금속 산화물을 이용한다.

플러그 구조의 DRAM에서는 커패시터의 상부전극이 셀 플레이트의 기능을 하고, 하부전극이 저장전극(Storage Node)의 역할을 하는 반면, 현재 양산에 적용되고 있는 스트랩(strap) 구조의 FeRAM에서는 상부전극이 저장전극의 역할을 하고, 하부전극이 셀 플레이트의 기능을 하게 된다. 따라서 스트랩 구조의 FeRAM에서는 셀내의 금속막을 이용한 국부배선(Interconnection)을 통해 저장전극과 트랜지스터가 상호 연결된다.

또한, FeRAM에서는 구동 방식에 따라 셀 플레이트가 구동되는 경우가 있기에 신속한 구동을 위해 셀 플레이트를 분할하여, 일부의 셀 플레이트만 선택적으로 구동하는 방식을 사용하기도 하며, 그 구조상 DRAM과 달리 상, 하부 전극이 모두 구동되는 방식을 취하고 있다. 따라서 반드시, 상,하부 전극중 하나는 라인(Line)으로 형성하여 주변회로에서 구동회로와 연결되어야 한다.

도1a은 종래 기술에 의한 강유전체 메모리의 셀을 도시한 평면도이다. 도1b는 종래 기술에 의한 강유전체 메모리의 셀을 도시한 단면도이다.

도1b을 참조하여 살펴보면, 소정의 공정이 완료된 기판(100)에 층간절연층(10)을 증착한 후, 하부전극(12)과 액티브영역을 연결하는 콘택 플러그(11)를 형성한다. 이후 물리기상증착 또는 화학기상증착방법으로 하부전극(12) 및 강유전체(13)를 증착하고 선택적으로 식각하여 형성한다. 이어서 상부전극(14)을 물리기상증착 또는 화학기상증착 방법으로 증착한다.

DRAM의 경우 상부전극은 라인으로 형성하지 않고 블럭별로 크게 패터닝하여 전압으로 연결하지만 강유전체 메모리의 경우는 상부전극을 라인으로 형성하여 개별적으로 구동하여야 하기 때문에 상부전극을 라인별로 분리하여야 한다.

그러므로 셀 디자인룰을 설정할 때 상, 하부 전극 두께와 강유전체의 두께, 그리고 상부전극을 분리하는데 필요한 공간을 고려하여 하부전극 사이의 공간을 결정하여야 한다. 3차원 커패시터를 사용하는 고집적 강유전체 메모리의 경우 하부전극의 상부와 4개의 측면을 전부 사용하여 좁은 면적에서도 충분한 전하량을 확보하여 커패시터 사이즈의 축소에 대응하고 있다.

하부전극을 덮고 있는 상부전극을 패터닝하기 위해서는 하부전극의 충분한 공간을 확보하여야 한다. 즉, 하부전극과 하부전극 사이에 강유전체와 상부전극이 증착되어야 하고 또 이 상부전극을 분리해야 하기 때문에 하부전극 사이에 공간은 강유전체 두께와 상부전극 두께를 더한 것의 배가 있어야 상부전극을 분리할 수 있는 공간이 된다. 이러한 충분한 공간 확보는 셀 사이즈를 증가시키고 디자인 룰의 감소에 따른 소자의 집적에 걸림돌이 되고 있다.

본 발명은 강유전체 메모리 커패시터의 상부면과 4개측면을 모두 사용하는 대신 상부면과 3개의 측면을 사용하고, 나머지 1개의 측면은 셀 플레이트 라인을 위한 공간으로 활용함으로서, 셀 사이즈의 축소와 공정 마진을 확보하는 강유전체 메모리의 셀을 제공함을 목적으로 한다.

도1a은 종래 기술에 의한 강유전체 메모리의 셀을 도시한 평면도.

도1b는 종래 기술에 의한 강유전체 메모리의 셀을 도시한 단면도.

도2는 본 발명의 실시예에 따른 강유전체 메모리 셀을 나타내는 평면도.

도3a는 도2의 X-X' 단면을 나타내는 단면도.

도3b는 도2의 Y-Y' 단면을 나타내는 단면도.

도4a 내지 도4c는 본 발명의 실시예에 따른 강유전체 메모리 셀 형성 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 콘택 플러그

22 : 하부전극

23 : 강유전체

24 : 상부전극

상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리의 셀 구조는 다수의 하부전극이 하나의 상부전극에 상응하며 상기 상부전극이 소정 간격을 갖고 다수 배열된 커패시터 모듈에 있어서, 어느 한 커패시터 모듈은 이웃하는 커패시터 모듈에 대응하는 일측면을 제외한 영역에서 상기 상부전극이 형성된 것을 포함하여 이루어진다.

본 발명의 강유전체 메모리의 셀 제조 방법은 소정의 공정이 완료한 기판에 플러그를 형성하는 단계; 상기 플러그와 연결되는 하부전극을 형성하는 단계; 상기 하부전극 상에 강유전체를 형성하는 단계; 상기 강유전체의 일측면에 산화막를 형성하는 단계; 및 상기 강유전체의 상부와 상기 산화막을 제외한 상기 강유전체의 측면에 상부전극을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터를 도시한 평면도이다.

도2에 도시된 바와 같이, 다수의 하부전극(22)이 하나의 상부전극(24)에 상응하며 상기 상부전극(24)이 소정 간격을 갖고 다수 배열된 커패시터 모듈에 있어서, 어느 한 커패시터 모듈은 이웃하는 커패시터 모듈에 대응하는 일측면을 제외한 영역에서 상기 상부전극(24)이 형성된다. 여기서, A, B, C는 각각 강유전체 셀이 하나의 플레이트 라인으로 연결된 커패시터 모듈을 나타낸다.

도3a는 도2의 X-X'선에 따른 단면도로서, 소정 구조가 구비된 기판(30)상에 층간절연층(20)이 형성되고, 상기 층간절연층(20)을 관통하여 커패시터의 하부전극(22)과 연결된 콘택플러그(21) 와 상기 하부전극(22) 상에 형성된 유전체(23)와 상기 유전체(23)의 상부와 측면의 일부를 덮고 있는 상부전극(24)로 형성된다.

도 3b는 도 2의 Y-Y'선에 따른 단면도로서, 소정 구조가 구비된 기판(30)상에 층간절연층(20)이 형성되고, 상기 층간절연층(20)을 관통하여 커패시터의 하부전극(22)과 연결된 콘택플러그(21)와 상기 하부전극(22) 상에 형성된 유전체(23)와 상기 유전체(23)의 상부를 덮고 있는 상부전극(24)로 형성된다.

여기서, 상부전극(24)은 X-X' 방향에서 볼때 하부전극(22)의 한쪽 측면만 사용하고 Y-Y' 방향에서 볼 때 하부전극(22)의 양측면을 모두 사용한다. 따라서 평면에서 볼때는 상부면과 3개의 측면을 사용하게 된다. 도2b에서 보듯이, 콘택 플러그(21)의 상부전극(24)은 콘택플러그(21)의 한 쪽 부분만 하부전극 사이에 형성되므로 하부 전극간의 공간을 종래의 기술보다 줄일 수 있다.

이하 본 발명에 의한 강유전체 소자의 제조 공정에 대한 설명을 도면을 참조하여 상세히 설명한다.

먼저, 도4a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(30)상에 층간절연막(Inter Layer Dielectric; ILD)(20)을 형성한 후, 감광막에 의한 스토리지노드 콘택 마스크(도시 생략)로 층간절연막(20)을 식각하여 반도체기판(30)의 소정 표면이 노출되는 스토리지노드콘택홀을 형성한다.

다음으로, 스토리지노드 콘택홀을 포함한 층간절연막(22)상에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 스토리지노드 콘택홀의 소정 깊이만큼 매립되는 폴리실리콘플러그(21)를 형성한다.

도면에 도시되지 않았지만, 폴리실리콘플러그(21)와 하부전극(22)과의 콘택저항을 개선시키기 위한 오믹 콘택층(Ohmic contact)으로서 티타늄실리사이드(Ti-silicide)를 형성하고, 티타늄실리사이드상에 하부전극과 폴리실리콘과의 상호 확산을 방지하기 위한 확산방지막으로서 티타늄나이트라이드(TiN)를 형성한다. 이 때, 티타늄나이트라이드를 스토리지노드 콘택홀에 매립시키기 위해 화학적기계적연마 공정을 실시한다.

다음으로, 폴리실리콘플러그(21)가 매립된 층간절연막(20)상에 하부전극 도전막을 형성한 후, 하부전극 도전막을 선택적으로 식각하여 폴리실리콘플러그(20)에 정렬되며 이웃한 셀간 하부전극(22)을 격리시킨다.

이 때, 하부전극 도전막으로는 물리기상증착법(PVD) 또는 화학기상증착법 (CVD)에 의해 증착된 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 이들의 금속산화물을 사용하거나, 또는 이들이 조합된 적층막을 사용하며, 이러한 금속 및 금속산화물들은 층간절연막(20)과의 접착력이 약하므로 하부전극을 형성하기 전에 TiO₂와 같은 접착층(Adhesion layer)을 형성할 수 있다.

다음으로, 하부전극(22)을 포함한 전면에 강유전체(23)를 증착한 후, 강유전체를 선택적으로 식각하여 하부전극(22)상에 강유전체(23)를 잔류시킨다. 이 때, 강유전체(23)는 단차피복성(step coverage)이 우수한 화학기상증착법 또는 원자층증착법(Atomic Layer Deposition; ALD) 중 어느 하나의 증착법을 통해 증착된 PZT, SBT 또는 BLT 중 어느 하나를 이용한다. 그리고, 강유전체(23)를 식각한 후 열화된 강유전체의 강유전특성을 회복시켜주기 위한 열공정을 실시하되, 급속열처리(Rapid Thermal Process; RTP) 또는 로(Furnace) 열처리를 실시한다.

도 4b에 도시된 바와 같이, 강유전체(23)를 포함한 전면에 산화막(25)을 증착 및 평탄화한 후, 산화막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 감광막패턴을 형성하고, 감광막패턴을 식각마스크로 산화막(25)을 식각하여 강유전체(23)의 표면을 노출시키는 상부전극영역(24)을 오픈시킨다.

이 때, 산화막(25)은 하부전극(22)보다 높은 위치까지 하부전극(22)을 충분히 덮을 수 있는 두께로 증착되며, 산화막(25) 식각은 강유전체(23)의 전표면이 드러나도록 실시하지 않고, 강유전체(25)의 일측 표면과 이웃한 셀간 층간절연막(20)의 소정 표면이 동시에 노출되도록 치우쳐 이루어진다.

도 4c에 도시된 바와 같이, 오픈된 상부전극영역(24)을 포함한 전면에 상부전극 도전막을 증착한 후, 산화막(25)의 표면이 드러날때까지 상부전극 도전막을 화학적기계적연마 또는 에치백하여 상부전극영역(24)에 매립되는 상부전극(24)을 형성한다.

여기서, 상부전극(24)으로는 Pt,Ir, Ru 또는 Rh를 사용하거나 또는 이들의 금속산화물을 사용하거나, 또는 이들이 조합된 적층막을 사용한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 바와 같은 본 발명은 강유전체 메모리의 커패시터의 상부전극의 면적을 줄여 셀 사이즈를 감소시킬 수 있고, 디자인 룰 감소에 따른 하부전극 공간 확보와 셀 플레이트 라인을 보다 용이하게 형성할 수 있는 효과가 있다.

Claims (4)

1. 다수의 하부전극이 하나의 상부전극에 상응하며 상기 상부전극이 소정 간격을 갖고 다수 배열된 커패시터 모듈에 있어서,

   어느 한 커패시터 모듈은 이웃하는 커패시터 모듈에 대응하는 일측면을 제외한 영역에서 상기 상부전극이 형성된 것을 포함하는 강유전체 메모리의 커패시터.
2. 소정의 공정이 완료한 기판에 플러그를 형성하는 단계;

   상기 플러그와 연결되는 하부전극을 형성하는 단계;

   상기 하부전극 상에 강유전체를 형성하는 단계;

   상기 강유전체의 일측면에 산화막를 형성하는 단계; 및

   상기 강유전체의 상부와 상기 산화막을 제외한 상기 강유전체의 측면에 상부전극을 형성하는 단계

   를 포함하는 강유전체 메모리의 커패시터 제조 방법.
3. 제 2 항에 있어서,

   상기 상부전극은 산화물 또는 질화물을 이용하거나 또는 이들의 조합을 이용하여 형성하는 것을 특징으로 하는 강유전체 메모리의 커패시터 제조 방법.
4. 제 2 항에 있어서,

   상기 상부전극은 상기 기판에 도전층을 전면 증착하고 화학기계연마 또는 에치백의 방법을 이용하여 형성하는 것을 특징으로 하는 강유전체 메모리의 커패시터 제조 방법.