KR20030002155A - 반도체 소자의 플러그 형성 방법 - Google Patents

반도체 소자의 플러그 형성 방법 Download PDF

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Abstract

본 발명은 고선택도를 유지하면서 설계와 노광에서 오버레이 마진을 확보하도록 한 반도체 소자의 플러그 형성방법에 관한 것으로서, 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 게이트 전극 및 게이트 캡 절연막의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 폴리 실리콘막을 증착하고 평탄화 공정을 실시하여 상기 게이트 전극 사이의 반도체 기판상에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그상에 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 소자 격리막상에 잔류하는 폴리 실리콘막을 고밀도 플라즈마로 슬로프 플로파일 식각을 실시하여 1차로 제거하는 단계와, 상기 절연막 측벽의 저면 및 측벽에 잔류하는 폴리 실리콘막을 2차로 식각하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 플러그 형성 방법{method for forming plug of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 워드라인과 격리 영역에 있는 유전체(dielectic) 손실을 최소화하기 위하여 고선택도(high selectivity)가 요구되며 설계와 노광에서 오버레이 마진(overlay margin)을 확보하는데 적당한 반도체 소자의 플러그 형성방법에 관한 것이다.
차세대 고집적 소자 형성시 어려움의 하나는 0.2㎛이하의 홀(hole)을 패터닝(patterning)하는 것이다.
현재 상용되고 있는 포토(photo)장비로는 요구되는 해상과 설계상의 오버레이 마진을 확보하기가 어렵다.
이를 극복하기 위해서 사용되는 방법이 SAC(Self Aligned Contact)이다. 옥사이드(oxide) : 나이트라이드(nitride) 선택도가 높은 식각 공정을 나이트라이드 베리어(nitride barrier)가 있는 셀 콘택(cell contact)공정에 적용함으로 오버레이 마진을 늘리고, 슬로프 프로파일(sloped profile)로 식각함으로서 탑 CO(Critical Dimmension)을 0.2㎛이상으로 가져갈 수 있다.
그러나 이 역시 0.15㎛이하의 홀 사이즈(hole size)가 줄게되면 해상이 떨어지게 되어서 포토 공종에서 홀을 디파인(define)하기가 어렵다.
또한 차세대로 갈수록 워드라인간의 스페이스(space)가 감소하여 옥사이드 갭필(oxide gapfill)의 문제점이 발생하게 된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 플러그 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 플러그 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)의 활성 영역에 게이트 절연막(13)을 개재하여 일정한 간격을 갖는 게이트 전극(14) 및 게이트 캡 절연막(15)을 형성한다.
이어, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성하고 전면에 에치백 공정을 실시하여 상기 게이트 전극(14) 및 게이트 캡 절연막(15)의 양측면에 절연막 측벽(16)을 형성한다.
여기서 상기 게이트 캡 절연막(15) 및 절연막 측벽(16)은 나이트라이드 계열의 절연막을 사용한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 층간 절연막(17)을 형성하고, 포토 및 식각 공정을 실시하여 상기 게이트 전극(14) 사이의 반도체 기판(11) 표면이 소정부분 노출되도록 상기 층간 절연막(17)을 선택적으로 제거하여 콘택홀(18)을 형성한다.
여기서 상기 층간 절연막(17)은 옥사이드 계열의 절연막을 사용한다.
도 1c에 도시한 바와 같이, 상기 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하고, 전면에 CMP(Chemical Mechanical Polishing) 또는 에치백(etch back) 공정을 실시하여 상기 콘택홀(18)의 내부에 폴리 실리콘 플러그(19)를 형성한다.
그러나 종래의 반도체 소자의 플러그 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 나이트라이드에 대한 고선택비가 요구되는 관계로 전용 식각 장비가 필요하다.
둘째, 홀사이즈가 줄면서 에스펙트 비(aspect ratio)가 증가하게 되면 워드라인의 나이트라이드층에 대한 침범(attack)이 심화된다.
셋째, 공정수가 많으며 노광 공정의 한계로 인하여 균일성 및 재현성이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로 고선택도를 유지하면서 설계와 노광에서 오버레이 마진을 확보하도록 한 반도체 소자의 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 플러그 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 플러그 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 절연막 24 : 게이트 전극
25 : 게이트 캡 절연막 26 : 절연막 측벽
27 : 폴리 실리콘막 27a : 폴리 실리콘 플러그
28 : 포토레지스트 29 : 층간 절연막
30 : 콘택홀
31 : 스토리지 노드용 폴리 실리콘 플러그
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 플러그 형성방법은 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 게이트 전극 및 게이트 캡 절연막의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 폴리 실리콘막을 증착하고 평탄화 공정을 실시하여 상기 게이트 전극 사이의 반도체 기판상에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그상에 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 소자 격리막상에 잔류하는 폴리 실리콘막을 고밀도 플라즈마로 슬로프 플로파일 식각을 실시하여 1차로 제거하는 단계와, 상기 절연막 측벽의 저면 및 측벽에 잔류하는 폴리 실리콘막을 2차로 식각하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 플러그 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 플러그 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 소자 격리막(22)을 형성하고, 상기 반도체 기판(21)의 활성 영역에 게이트 절연막(23)을 개재하여 일정한 간격을 갖는 게이트 전극(24) 및 게이트 캡 절연막(25)을 형성한다.
이어, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 절연막을 형성하고 전면에 에치백 공정을 실시하여 상기 게이트 전극(24) 및 게이트 캡 절연막(25)의 양측면에 절연막 측벽(26)을 형성한다.
여기서 상기 게이트 캡 절연막(25) 및 절연막 측벽(26)은 나이트라이드 계열의 절연막을 사용한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막(27)을 증착하고, 상기 게이트 캡 절연막(25)의 표면을 앤드포인트(end point)로 하여 전면에 CMP 또는 에치백 공정과 같은 평탄화 공정을실시하여 상기 게이트 전극(24) 사이의 반도체 기판(21)상에 폴리 실리콘 플러그(27a)를 형성한다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 포토레지스트(28)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(28)가 필드 영역만 제거되도록 패터닝한다.
이어, 패터닝된 포토레지스트(28)를 마스크로 이용하여 상기 소자 격리막(22)에 잔류한 폴리 실리콘막(27)을 고밀도 플라즈마를 사용하여 슬로프 프로파일 식각(main etch)을 진행한다.
그리고 상기 절연막 측벽(26)의 저면 혹은 측면에 잔류하는 폴리 실리콘막(27) 잔류물을 제거하기 위해 고선택비(20:1이상)의 오버 에치를 실시한다.
여기서 상기 폴리 실리콘 플러그(27a)를 형성한 후 소자 격리막(22)상에 잔류하는 폴리 실리콘막(27)은 ECR(Electron Cyclotron Resonance) 타입(type)을 사용하고, Cl2, BCl3, SiCl2, CCl4, CHCl3등의 염소(Cl)를 함유한 가스와 HBr, Br2등의 브롬(Br)이 첨가된 가스를 혼합하여 사용하고, Ar, He, N2, He-O2, H2O, O2와 같은 첨가 가스를 혼합하여 0.1 ~ 1Pa의 압력 범위와 10 ~ 100W의 파워(power)의 공정 조건으로 제거한다.
또한, 마이크로웨이브 파워(micro wave power)를 300~900W의 범위에서 사용한다.
한편, 0.2㎛의 셀을 기준으로 노광 공정에서는 폴리 실리콘이 제거되어야 할 부분만을 디파인(define)하면 되기 때문에 종래의 콘택홀을 디파인하는 것에 비해서는 공정이 단순하고, 설계상에서 오버레이 마진은 콘택홀보다 셀 플러그를 형성하는 쪽이 공정 마진을 더 확보할 수 있다.
도 2d에 도시한 바와 같이, 상기 포토레지스트(28)를 제거하고, 상기 폴리 실리콘 플러그(27a)를 포함한 반도체 기판(21)의 전면에 층간 절연막(29)을 형성하고, 포토 및 식각 공정을 실시하여 상기 폴리 실리콘 플러그(27a)의 표면이 노출되도록 상기 층간 절연막(29)을 선택적으로 제거하여 콘택홀(30)을 형성한다.
도 2e에 도시한 바와 같이, 상기 콘택홀(30)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 증착하고, 포토 및 식각 공정을 실시하여 상기 폴리 실리콘막을 선택적으로 제거하여 스토리지 노드용 폴리 실리콘 플러그(31)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 플러그 형성방법은 다음과 같은 효과가 있다.
첫째, 셀 플러그 식각이 가능함에 따라서 설계와 노광 공정에 있어서 종래의 SAC 공정에 있어 해상 및 오버레이 마진 확보에 대한 어려움을 해결할 수 있다.
둘째, 옥사이드 혹은 나이트라이드에 대한 고선택적 식각이 가능함에 따라 워드라인과 격리영역에서 손실을 최소화할 수 있다.
셋째, 슬로프 프로파일 식각을 통해 오버레이 마진을 늘리고 노광에서 디파인하는데 노광 조건의 여유를 줄일 수 있다.

Claims (5)

  1. 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;
    상기 반도체 기판의 활성 영역에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계;
    상기 게이트 전극 및 게이트 캡 절연막의 양측면에 절연막 측벽을 형성하는 단계;
    상기 게이트 전극을 포함한 전면에 폴리 실리콘막을 증착하고 평탄화 공정을 실시하여 상기 게이트 전극 사이의 반도체 기판상에 폴리 실리콘 플러그를 형성하는 단계;
    상기 폴리 실리콘 플러그상에 마스크층을 형성하는 단계;
    상기 마스크층을 마스크로 이용하여 상기 소자 격리막상에 잔류하는 폴리 실리콘막을 고밀도 플라즈마로 슬로프 플로파일 식각을 실시하여 1차로 제거하는 단계;
    상기 절연막 측벽의 저면 및 측벽에 잔류하는 폴리 실리콘막을 2차로 식각하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 소자 격리막상의 폴리 실리콘막은 ECR 타입의 식각 장비를 사용하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 제 1 항에 있어서, 상기 소자 격리막상의 폴리 실리콘막은 Cl2, BCl3, SiCl2, CCl4, CHCl3등의 염소(Cl)를 함유한 가스와 HBr, Br2등의 브롬(Br)이 첨가된 가스를 혼합하여 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  4. 제 1 항에 있어서, 상기 소자 격리막상의 폴리 실리콘막은 염소를 함유한 가스와 브롬이 함유된 혼합 가스에 Ar, He, N2, He-O2, H2O, O2와 같은 첨가 가스를 혼합하여 제거하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  5. 제 2 항에 있어서, 상기 소자 격리막상의 폴리 실리콘막은 ECR 타입의 식각 장비에 0.1 ~ 1Pa의 압력 범위와 10 ~ 100W의 파워의 공정 조건으로 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
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