KR20030000595A - 와이드 전압형 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 와이드 전압형 입력 버퍼 회로에 관한 것으로, 입력 버퍼의 전류를 일정하게 제어하여 전원 전압의 변동에따른 입력 버퍼의 오동작을 방지함으로써 입력 버퍼의 동작 마진을 크게 할 수 있고, 저전력에서 동작이 가능한 잇점이 있다. 이를 위한 본 발명의 와이드 전압형 입력 버퍼 회로는 전원전압 공급라인과 제 1 노드 사이에 직렬로 연결되며 입력 신호와 제 2 노드의 신호에 의해 각각 스위칭되는 제 1 및 제 2 스위칭 소자와, 상기 제 1 노드 및 접지 라인 사이에 병렬로 접속되며, 상기 입력 신호와 칩 셀렉터 바 신호에 의해 각각 스위칭되는 제 3 및 제 4 스위칭 소자로 구성된 입력 버퍼부와, 상기 칩 셀렉터 바 신호가 인에이블 될 때 상기 제 2 노드로 일정한 정전압 신호를 발생하여 상기 제 2 스위칭 소자가 전원 전압의 변화에 관계없이 일정한 전류를 흐르도록 제어하는 정전압 발생부와, 상기 칩 셀렉터 바 신호가 디스에이블 될 때 상기 제 2 노드로 전원 전압을 공급하여 상기 제 2 스위칭 소자를 통해 흐르는 전류를 차단하는 대기상태 전류 차단부를 구비한 다.

Description

와이드 전압형 입력 버퍼 회로{WIDE VOLTAGE TYPE INPUT BUFFER CIRCUIT}
본 발명은 반도체 메모리 장치의 와이드 전압형 입력 버퍼 회로에 관한 것으로, 특히 입력 버퍼의 전류를 일정하게 제어하여 전원 전압의 변동에따른 입력 버퍼의 오동작을 방지함으로써 입력 버퍼의 동작 마진을 크게 한 와이드 전압형 입력 버퍼 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 입력 버퍼 회로는 외부에서 인가되는 TTL 레벨의 전압을 칩(chip) 내부의 사용 환경에 맞게 CMOS 레벨로 변환시켜 주는 기능을 한다.
도 1은 종래기술에 따른 입력 버퍼 회로를 나타낸 회로도이다.
도시된 바와 같이, 종래의 입력 버퍼 회로는 전원 전압(Vcc)과 노드(Nd1) 사이에 PMOS 트랜지스터(P1)(P2)가 직렬로 연결되어 있으며, 상기 PMOS 트랜지스터(P1)는 패드(PAD)를 통해 수신된 입력 신호(IN)가 '로직 로우'가 될 때 전원 전압(Vcc)을 상기 PMOS 트랜지스터(P2) 쪽으로 전송하고, 상기 PMOS 트랜지스터(P2)는 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블 될 때 상기 PMOS 트랜지스터(P1)를 통해 수신된 전원 전압(Vcc)을 상기 노드(Nd1)로 전송한다.
그리고, 상기 노드(Nd1)와 접지(Vss) 노드 사이에 NMOS 트랜지스터(N1)(N2)가 병렬로 연결되어 있으며, 상기 NMOS 트랜지스터(N1)는 상기 패드(PAD)를 통해 수신된 입력 신호(IN)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 방전하고, 상기 NMOS 트랜지스터(N2)는 상기 칩 셀렉터 바 신호(/CS)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 방전한다.
또한, 상기 노드(Nd1)와 출력 노드(Nd2) 사이에 직렬로 인버터(INV1)(INV2)가 연결되어 있으며, 상기 노드(Nd1)의 신호를 일정시간 지연시켜 상기 출력 노드(Nd2)로 출력한다.
상기 입력 버퍼 회로는 상기 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블되면 패드를 통해 수신된 입력 신호(IN)에 의해 동작하며, 상기 칩 셀렉터 바신호(/CS)가 '로직 하이'이면 수신된 입력 신호(IN)에 상관없이 상기 출력 노드(Nd2)로 '로직 로우'의 씨모스(CMOS) 레벨을 출력한다.
그런데, 이와 같이 구성된 종래의 입력 버퍼 회로는 외부로부터 수신되는 입력 하이 신호(VIH)가 2.4V, 입력 로우 신호(VOL)가 0.8V로 일정한데 비해 칩 자체에 가해지는 전원 전압(Vcc)의 경우 최소한 10% 정도의 오차를 허용함으로 인해 동작 마진이 거의 없었다. 즉, 전원 전압(Vcc)이 증가함에 따라 CMOS 회로의 논리적 반전점(문턱 전압)도 증가하게 되지만, 외부에서 인가되는 입력 하이 신호(VIH)는 항상 일정하게 유지됨으로 인해 칩의 동작 마진은 감소하게 된다.
도 2a 및 도 2b는 종래 기술에 따른 입력 버퍼의 전류 및 전압 특성을 나타낸 파형도로서, 전원 전압(Vcc)을 높이고서 입력 신호를 0에서 6V까지 스위프(sweep)하여 시뮬레이션을 한 결과이다.
도 2a의 결과에서 보듯이 입력 하이 신호(2.4V)가 가해질 때 상당히 큰 전류(원부분)가 흐르는 것을 볼 수가 있고, 도 2b의 결과에서는 입력 신호를 스위프 하였을 때 입력 하이 신호에서 전이가 됨을 알 수 있다. 이는 입력 신호의 마진이 부족한 것을 말하며, 이로 인해 불량이 발생할 수 있는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 버퍼의 전류를 일정하게 제어하여 전원 전압의 변동에따른 입력 버퍼의 오동작을 방지함으로써 입력 버퍼의 동작 마진을 크게 한 와이드 전압형 입력 버퍼 회로를 제공하는데 있다.
또한, 본 발명의 다른 목적은 저전력에서 동작이 가능하도록 전력 절감기능을 구비한 와이드 전압형 입력 버퍼 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 입력 버퍼의 회로도
도 2a 및 도 2b는 종래 기술에 따른 입력 버퍼의 전류 및 전압 특성을 나타낸 파형도
도 3은 본 발명에 의한 와이드 전압형 입력 버퍼의 회로도
도 4a 및 도 4b는 본 발명에 의한 와이드 전압형 입력 버퍼의 전류 및 전압 특성을 나타낸 파형도
* 도면의 주요부분에 대한 부호의 설명 *
10 : NOR 게이트로 된 입력 버퍼부20 : 정전압 발생부
30, 32 : 대기상태 전류 차단부
상기 목적을 달성하기 위하여, 본 발명의 와이드 전압형 입력 버퍼 회로는 전원전압 공급라인과 제 1 노드 사이에 직렬로 연결되며 입력 신호와 제 2 노드의 신호에 의해 각각 스위칭되는 제 1 및 제 2 스위칭 소자와, 상기 제 1 노드 및 접지 라인 사이에 병렬로 접속되며, 상기 입력 신호와 칩 셀렉터 바 신호에 의해 각각 스위칭되는 제 3 및 제 4 스위칭 소자로 구성된 입력 버퍼부와, 상기 칩 셀렉터 바 신호가 인에이블 될 때 상기 제 2 노드로 일정한 정전압 신호를 발생하여 상기 제 2 스위칭 소자가 전원 전압의 변화에 관계없이 일정한 전류를 흐르도록 제어하는 정전압 발생부와, 상기 칩 셀렉터 바 신호가 디스에이블 될 때 상기 제 2 노드로 전원 전압을 공급하여 상기 제 2 스위칭 소자를 통해 흐르는 전류를 차단하는 대기상태 전류 차단부를 구비한다.
상기 제 1 및 제 2 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 제 3 및 제 4 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 정전압 발생부는 상기 전원 전압과 상기 제 2 노드 사이에 직렬로 연결된 가변 저항부와, 상기 제 2 노드와 접지 노드 사이에 직렬로 연결된 저항과 상기 칩 셀렉터 바 신호의 반전된 신호에 의해 제어되는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 가변 저항부는 1개 이상의 저항으로 구성된 것을 특징으로 한다.
상기 가변 저항부는 1개 이상의 MOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 MOS 트랜지스터는 다이오드 구조를 갖는 PMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.
상기 대기 상태 전류 차단부는 MOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 MOS 트랜지스터는 PMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 입력 버퍼 회로를 나타낸 회로도이다. 상기 입력 버퍼 회로는 전원 전압(Vss)과 노드(Nd1) 사이에 직렬로 연결되며 입력 신호(IN)와 노드(Nd3)의 신호에 의해 제어되는 PMOS 트랜지스터(P1)(P2)와, 상기 노드(Nd1)와 접지(Vss) 노드 사이에 병렬로 연결되며 상기 입력 신호(IN)와 칩 셀렉터 바 신호(/CS)에 의해 제어되는 NMOS 트랜지스터(N1)(N2)로 구성된 입력 버퍼부(10)와, 상기 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블 될 때 상기 노드(Nd3)로 일정한 정전압을 발생하여 상기 입력 버퍼부(10)의 PMOS 트랜지스터(P2)를 전원 전압(Vcc)의 변화에 상관없이 일정하게 턴온시키는 정전압 발생부(20)와, 상기 칩 셀렉터 바 신호(/CS)가 '로직 하이'로 디스에이블 될 때 상기 노드(Nd3)로 전원전압(Vcc)을 공급함으로써 대기 동작시 상기 PMOS 트랜지스터(P2)를 턴오프시켜 상기 입력 버퍼부(10)로 흐르는 전류를 차단하는 대기상태 전류 차단부(32)를 구비한다.
상기 정전압 발생부(20)는 전원 전압(Vcc)과 상기 노드(Nd3) 사이에 직렬로 연결된 PMOS 트랜지스터(P3)(P4)와, 상기 노드(Nd3)와 접지(Vss) 노드 사이에 직렬로 연결된 저항(R1)과 NMOS 트랜지스터(N3)로 구성되며, 이때 상기 NMOS 트랜지스터(N3)는 상기 칩 셀렉터 바 신호(/CS)의 반전된 신호(Nd4)에 의해 제어된다. 상기 칩 셀렉터 바 신호(/CS)의 반전된 신호(Nd4)는 상기 상기 칩 셀렉터 바 신호(/CS)를 수신하여 반전된 신호를 상기 노드(Nd4)로 출력하는 인버터(INV3)에 의해 발생된다.
상기 정전압 발생부(20)는 상기 칩 셀렉바 신호(/CS)가 '로직 로우'로 인에이블 될 때 상기 NMOS 트랜지스터(N3)가 턴온됨으로써, 상기 PMOS 트랜지스터(P3)(P4) 및 저항(R1)에 의해 전압 분배된 신호를 상기 노드(Nd3)로 발생한다. 이때, 노드(Nd3)의 전압은 항상 'Vcc - 2Vtp' 전압이 걸리게 된다. 여기서, 2Vtp 전압은 상기 PMOS 트랜지스터(P3)(P4)의 문턱 전압값이다.
상기 노드(Nd3)의 전압이 상기 입력 버퍼부(10)의 PMOS 트랜지스터(P2)의 게이트로 인가된다. 상기 PMOS 트랜지스터(P2)를 구동하는 실제 게이트 전압은 '2Vtp'이므로, 전원 전압(Vcc)의 변화에 관계없이 항상 일정한 전류를 흐르게 된다.
만일, 상기 PMOS 트랜지스터(P2)를 통해 흐르는 전류를 줄이고자 할 경우에는 상기 정전압 발생부(20)의 PMOS 트랜지스터(P3)(P4) 중 하나를 제거하면 되고, 더 많은 전류를 보내고자 할 경우에는 상기 PMOS 트랜지스터(P3)(P4)와 직렬로 트랜지스터를 추가로 연결하여 구성하면 된다.
따라서, 입력 버퍼부(10)는 상기 PMOS 트랜지스터(P2)를 통해 흐르는 전류가 전원 전압(Vcc)의 변화에도 관계없이 일정하게 흐르게 되어 로직 회로의 문턱 전압값이 전원 전압(Vcc)의 변화에 영향을 받지 않게 된다.
그러므로, 본 발명의 입력 버퍼 회로는 충분히 큰 동작 마진을 갖는다.
상기 대기상태 전류 차단부(32)는 PMOS 트랜지스터(P5)로 구성되며, 상기 칩 셀렉터 바 신호(/CS)가 '하이'로 디스에이블 될 때(대기 모드) 상기 노드(Nd3)로 전원 전압(Vcc)을 공급하여 상기 입력 버퍼부(10)의 PMOS 트랜지스터(P2)를 턴오프 시키게 된다. 따라서, 상기 입력 버퍼부(10)는 대기 모드에서 상기 PMOS 트랜지스터(P2)가 턴오프되므로 대기 모드에서 불필요하게 소모되는 전류를 차단하였다.
또한, 상기 칩 셀렉터 바 신호(/CS)가 '하이'로 디스에이블 될 때(대기 모드) 상기 정전압 발생부(20)의 NMOS 트랜지스터(N3)도 턴오프되어 상기 정전압 발생부(20)를 통해서도 전류가 불필요하게 소모되는 것을 막을 수 있다.
도 4a 및 도 4b는 본 발명에 의한 와이드 전압형 입력 버퍼의 전류 및 전압 특성을 나타낸 파형도로서, 전류 및 전압 특성에 있어서 양호한 특성을 나타냄을 알 수가 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 와이드 전압형 입력 버퍼 회로에 의하면, 입력 버퍼의 전류를 일정하게 제어하여 전원 전압의 변동에따른 입력 버퍼의 오동작을 방지함으로써 입력 버퍼의 동작 마진을 크게 할 수 있다. 또한, 저전력에서 동작이 가능하도록 전력 절감기능을 구비함으로써, 불필요하게 소모되는 전류를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 와이드 전압형 입력 버퍼 회로에 있어서,
    전원전압 공급라인과 제 1 노드 사이에 직렬로 연결되며 입력 신호와 제 2 노드의 신호에 의해 각각 스위칭되는 제 1 및 제 2 스위칭 소자와, 상기 제 1 노드 및 접지 라인 사이에 병렬로 접속되며, 상기 입력 신호와 칩 셀렉터 바 신호에 의해 각각 스위칭되는 제 3 및 제 4 스위칭 소자로 구성된 입력 버퍼부와,
    상기 칩 셀렉터 바 신호가 인에이블 될 때 상기 제 2 노드로 일정한 정전압 신호를 발생하여 상기 제 2 스위칭 소자가 전원 전압의 변화에 관계없이 일정한 전류를 흐르도록 제어하는 정전압 발생부와,
    상기 칩 셀렉터 바 신호가 디스에이블 될 때 상기 제 2 노드로 전원 전압을 공급하여 상기 제 2 스위칭 소자를 통해 흐르는 전류를 차단하는 대기상태 전류 차단부를 구비한 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 제 3 및 제 4 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 정전압 발생부는,
    상기 전원 전압과 상기 제 2 노드 사이에 직렬로 연결된 가변 저항부와,
    상기 제 2 노드와 접지 노드 사이에 직렬로 연결된 저항과 상기 칩 셀렉터 바 신호의 반전된 신호에 의해 제어되는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  5. 제 4 항에 있어서,
    상기 가변 저항부는 1개 이상의 저항으로 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  6. 제 4 항에 있어서,
    상기 가변 저항부는 1개 이상의 MOS 트랜지스터로 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 MOS 트랜지스터는 다이오드 구조를 갖는 PMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  8. 제 1 항에 있어서,
    상기 대기 상태 전류 차단부는 MOS 트랜지스터로 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 MOS 트랜지스터는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 와이드 전압형 입력 버퍼 회로.
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