KR20020095028A - 반도체 장치, 반도체 장치의 시험 방법 및 반도체 장치시험 시스템 - Google Patents

반도체 장치, 반도체 장치의 시험 방법 및 반도체 장치시험 시스템 Download PDF

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Abstract

본 발명은 판정 오류가 적고, 복수의 메모리 회로에 대한 시험 시간을 단축할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
어드레스 디코더(12)는 시험 모드시에 CPU(11)가 하나의 메모리 회로를 액세스하기 위한 어드레스 신호(ADD)에 기초하여 제1∼제4 메모리 회로(RAM0∼RAM3)를 동시에 선택하도록 복수의 선택 신호(SEL0∼SEL3)를 생성한다. 멀티플렉서(13)는 CPU(11)가 액세스하는 하나의 메모리 회로로부터의 판독 데이터를 그 CPU(11)로 출력한다. CPU(11)는 기록 데이터와 판독 데이터가 일치하는지 여부를 확인하고 확인 신호(K1)를 출력한다. 비교기(14)는 제1∼제4 메모리 회로(RAM0∼RAM3)로부터 각각 판독된 판독 데이터(RD0∼RD3)를 비교하여 판정 신호(K2)를 출력한다.

Description

반도체 장치, 반도체 장치의 시험 방법 및 반도체 장치 시험 시스템{TEST METHOD AND TEST SYSTEM FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 구비된 복수의 메모리 회로에 대하여 행하는 메모리 시험 방법에 관한 것이다.
최근, 반도체 장치(LSI)는 그 제조 기술의 진전에 따라 고집적화되고, 하나의 칩상에 처리 회로(CPU)와 복수의 메모리 회로가 혼재되어 있다. 그리고, LSI의 복잡화, 고집적화에 따라 그 동작 시험은 장시간화하고 있다. 시험 시간의 장시간화는 검사 비용의 상승으로 이어지기 때문에, 시험 시간의 단축이 요구되고 있다.
종래, 복수의 메모리 회로를 내장한 반도체 장치에 대하여, 각 메모리에 대한 동작 시험에는 이하의 방법이 있다.
(제1 종래예)
외부의 시험 장치에 의해 각 메모리 회로를 하나씩 순차 선택하여 시험을 실시한다.
(제2 종래예)
각 메모리 회로를 액세스하기 위한 신호의 전부를 외부 단자로 출력하고, 외부의 시험 장치는 외부 단자를 통해 복수의 메모리 회로를 직접 액세스하며 전부에 대하여 동시에 기록·판독을 행하여 시험한다.
(제3 종래예)
모든 내장 메모리의 판독 데이터를 LSI 내부에서 비교하여, 모든 내장 메모리로부터의 판독 데이터가 일치하는 지를 나타내는 신호를 출력 단자에서 출력하고, 그 출력 신호를 비교하여 시험한다.
그러나, 제1 종래예에서는, 시험을 순서대로 실시하기 때문에, 하나의 LSI에 내장되는 메모리의 수 및 용량이 많아지면 시험 시간이 길어지고, 검사 비용이 상승한다.
제2 종래예에서는, 복수의 메모리 회로에 대한 동작 시험을 동시에 실시하기 때문에 시험 시간이 단축된다. 그러나, LSI에 구비되어 신호를 출력하는 단자가 많아지고, 적은 단자의 LSI로 동시에 시험을 실시하는 메모리 회로의 수는 제한된다.단자수의 증가를 막기 위해서 단자를 시험 동작시와 통상 동작시에 출력하는 신호를 스위치하는 방법이 있지만, 시험 동작시의 출력 신호가 많아져 단자 기능의 스위칭이 복잡해진다고 하는 문제가 있다.
제3 종래예에서는, 제2 종래예에 비하여 출력 단자수가 적다. 그러나, 이 종래예에서는, 복수의 메모리 회로의 출력 신호가 전부 동일한 값으로 잘못된 경우에 그것을 검출할 수 없다고 하는 문제가 있다. 이 문제는, 동시에 판독하는 메모리 회로의 수가 적으면 적을수록(예컨대, 2개의 메모리 회로를 동시에 판독했을 경우) 그 오차율이 높다.
또한, 제1 및 제2 종래예에서는, 외부 단자로부터 LSI에 내장한 각 메모리 회로를 액세스하기 때문에, 속도가 느린 시험 장치에서는 시험 시간을 그만큼 단축할 수 없는 경우가 있다. 또한, 제3 종래예에서는, 복수의 메모리 회로를 구비한 LSI로부터 동작 속도에 따라 시험 결과가 출력되기 때문에, 동작 속도가 느린 시험 장치에서는 모든 시험 결과를 얻을 수 없고, 결과적으로 LSI의 동작 속도로 시험을 실시할 수 없다고 하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 판정 오류가 적고, 복수의 메모리 회로에 대한 시험 시간을 단축할 수 있는 반도체 장치 및 내장 메모리의 시험 방법을 제공하는 데에 있다.
도 1은 반도체 장치의 블록 회로도.
도 2는 어드레스 디코더의 회로도.
도 3은 어드레스 디코더의 동작 설명도.
도 4는 멀티플렉서의 회로도.
도 5는 비교기의 회로도.
도 6은 다른 어드레스 디코더의 회로도.
도 7은 도 6의 어드레스 디코더의 동작 설명도.
도 8은 다른 어드레스 디코더의 회로도.
도 9는 도 8의 어드레스 디코더의 동작 설명도.
도 10은 다른 멀티플렉서의 회로도.
도 11은 다른 반도체 장치의 블록 회로도.
도 12는 다른 반도체 장치의 블록 회로도.
도 13은 다른 비교기의 회로도.
도 14는 다른 비교기의 회로도.
도 15는 다른 비교기의 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : CPU
12 : 어드레스 디코더
13 : 멀티플렉서
14 : 비교기
RAM0∼RAM3 : 메모리 회로
ADD : 어드레스 신호
K1 : 확인 신호
K2 : 판정 신호
RD0∼RD3 : 판독 데이터
SEL0∼SEL3 : 선택 신호
상기 목적을 달성하기 위해서, 청구항 1에 기재한 발명은, 복수의 메모리 회로를 동시에 선택하여 판독/기록 동작시키고, 판독 동작에 의해 복수의 메모리 회로로부터 판독된 판독 데이터를 서로 비교하여, 복수의 판독 데이터중 하나를 메모리 회로에 기록한 기록 데이터와 CPU에서 일치 판정하도록 하였다. 따라서, 기록 데이터와 판독 데이터의 비교 결과와, 복수의 판독 데이터의 상호 비교 결과에 따라 판정 오류가 적어진다. 그리고, 복수의 메모리 회로를 동시에 선택하여 액세스함으로써 그것에 요하는 시간이 적어져 시험 시간이 단축된다.
청구항 2에 기재한 발명은, 시험 모드시에 CPU가 메모리 회로를 액세스하기 위한 어드레스 신호에 기초하여 복수의 메모리 회로를 동시에 선택하도록 복수의 선택 신호를 생성하는 어드레스 디코더와, CPU가 액세스하는 하나의 메모리 회로로부터의 판독 데이터를 그 CPU로 출력하는 멀티플렉서와, 복수의 메모리 회로로부터 각각 판독된 복수의 판독 데이터를 비교하는 비교기를 구비하고, CPU는 메모리 회로로의 기록 데이터와 멀티플렉서로부터의 판독 데이터가 일치하는지 여부를 판단한다. 따라서, 기록 데이터와 판독 데이터의 비교 결과와, 복수의 판독 데이터의 상호 비교 결과에 따라 판정 오류가 적어진다. 그리고, 복수의 메모리 회로를 동시에 선택하여 액세스함으로써 그것에 요하는 시간이 적어져 시험 시간이 단축된다.
청구항 3에 기재한 발명과 같이, 어드레스 디코더는 CPU가 미리 설정된 메모리 회로에 대하여 액세스하는 어드레스 신호에 기초하여 복수의 메모리 회로를 동시에 선택하도록 복수의 선택 신호를 생성하고, 멀티플렉서는 복수의 선택 신호에 기초하여 미리 설정된 메모리 회로로부터의 판독 데이터를 CPU로 출력함으로써, 복수의 메모리 회로가 동시에 선택된다.
청구항 4에 기재한 발명과 같이, 어드레스 디코더는 어드레스 신호를 디코드한 디코드 신호를 출력하고, 멀티플렉서는 디코드 신호에 기초하여 복수의 메모리 회로중 하나로부터의 판독 데이터를 CPU로 출력함으로써, 임의의 메모리 회로에 대한 액세스에 의해 복수의 메모리 회로가 동시에 선택되며, 임의의 메모리 회로에 대한 기록 데이터와 판독 데이터가 비교된다.
청구항 5에 기재한 발명과 같이, 비교기는 비교 결과를 유지하여 CPU로부터 액세스 가능한 레지스터를 가짐으로써, CPU로부터 반도체 장치의 양부(良否) 결과를 출력할 수 있다.
청구항 6에 기재한 발명과 같이, 비교기는 비교 결과에 기초하여 복수의 판독 데이터가 일치하지 않는 경우에 CPU에 대하여 인터럽트 신호를 출력한다. 따라서, CPU는 인터럽트에 의해 메모리 시험을 중단함으로써, 불량품에 대한 시험 시간이 단축된다.
청구항 7에 기재한 발명과 같이, 비교기는 비교 결과를 래치하는 래치 회로를 구비함으로써, 반도체 장치의 동작 속도에 상관없이 시험 장치로써 시험 결과를 확실하게 얻을 수 있다.
청구항 8에 기재한 발명과 같이, 비교기는 복수의 메모리 회로의 판독 타이밍으로써 복수의 판독 데이터를 래치하는 플립플롭을 구비함으로써, 메모리 회로의 판독마다 판독 데이터를 래치하고, 비교를 위한 시간이 확보된다.
청구항 9에 기재의 발명은, 반도체 장치에 구비된 복수의 메모리 회로에 대하여 실시하는 반도체 장치 시험 시스템에서, 상기 복수의 메모리 회로를 동시에 선택하여 판독/기록 동작시키고, 판독 동작에 의해 상기 복수의 메모리 회로로부터판독된 복수의 판독 데이터를 서로 비교하여, 상기 복수의 판독 데이터중 하나를 기록 데이터와 CPU에서 일치 판정하도록 하였다. 따라서, 기록 데이터와 판독 데이터의 비교 결과와, 복수의 판독 데이터의 상호 비교 결과에 따라 판정 오류가 적어진다. 그리고, 적어도 2개의 메모리 회로를 동시에 선택하여 액세스함으로써 복수의 메모리 회로에 대한 액세스 시간이 적어져 시험 시간이 단축된다.
이하, 본 발명을 구체화한 일 실시 형태를 도 1 내지 도 5에 따라 설명한다.
도 1은 본 실시 형태의 반도체 장치의 개략 블록 회로도이고, 메모리 시험에 관한 부분의 블록 회로를 나타낸다.
반도체 장치(10)는 복수(도 1에서는 4개)의 메모리 회로(RAM0∼RAM3), CPU(11), 어드레스 디코더(12), 멀티플렉서(13), 비교기(14), 입출력 회로(15)를 포함한다.
CPU(11)는 어드레스 버스(16)와 기록 데이터 버스 및 제어 버스(17)를 통해 각 메모리 회로(RAM0∼RAM3)와 각각 접속되어 있다. 또한, 어드레스 버스(16)와 기록 데이터 버스 및 제어 버스(17)는 복수의 신호선으로 이루어진다.
그 어드레스 버스(16)에는 어드레스 디코더(12)가 접속되어 있다. 어드레스 디코더(12)에는 CPU(11)가 출력하는 어드레스 신호(ADD)가 입력된다. 또한, 어드레스 디코더(12)에는 시험 모드 신호(TEST)가 입력된다.
어드레스 디코더(12)는 시험 모드 신호(TEST)에 기초하여 그 때의 모드가 통상 모드인지 시험 모드인지를 판단한다. 그리고, 어드레스 디코더(12)는 어드레스 신호(ADD)를 디코드하고, 판단한 모드에 따라 제1∼제4 메모리 회로(RAM0∼RAM3)를선택하기 위한 제1∼제4 선택 신호(SEL0∼SEL3)를 생성한다.
통상 모드에서, 어드레스 디코더(12)는 CPU(11)가 액세스하는 제1∼제4 메모리 회로(RAM0∼RAM3)중 하나를 선택하기 위한 선택 신호(SEL0∼SEL3)를 그 CPU(11)가 출력하는 어드레스 신호(ADD)에 기초하여 생성한다. 본 실시 형태에서는, 어드레스 신호(ADD)는 16비트의 어드레스 신호(A0∼A15)로 이루어지고, 제1∼제4 메모리 회로(RAM0∼RAM3)는 상위 2비트의 어드레스 신호(A15, A14)에 기초하여 어느 하나가 선택되도록 설정되어 있다. 따라서, 어드레스 디코더(12)는 상위 2비트의 어드레스 신호(A15, A14)를 디코드하여 제1∼제4 선택 신호(SEL0∼SEL3)를 생성한다. 또한, 어드레스 신호(ADD)의 비트수는 적절하게 변경되어도 좋다.
예컨대, CPU(11)가 제1 메모리 회로(RAM0)를 액세스하는 경우에, 어드레스 디코더(12)는 CPU(11)가 출력하는 어드레스 신호(ADD)의 상위 2비트인 어드레스 신호(A15, A14)를 디코드하고, 제1 메모리 회로(RAM0)에 대응하는 제1 선택 신호(SEL0)를 활성화시킨다(예컨대 H 레벨로서 출력함). 제1 메모리 회로(RAM0)는 활성화된 제1 선택 신호(SEL0)에 기초하여 CPU(11)의 액세스에 대하여 응답한다.
시험 모드에서, 어드레스 디코더(12)는 CPU(11)가 제1∼제4 메모리 회로(RAM0∼RAM3)중 어느 하나를 액세스하는 경우, 모든 메모리 회로(RAM0∼RAM3)를 동시에 선택하도록 제1∼제4 선택 신호(SEL0∼SEL3)를 생성한다.
본 실시 형태에서는, CPU(11)가 실행하는 각 메모리 회로(RAM0∼RAM3)를 시험하는 프로그램 데이터(도시하지 않은 ROM이나 불휘발성 RAM 등에 미리 기억되어 있음)에는 그 메모리 시험에서 제4 메모리 회로(RAM3)를 액세스하도록 설정되어 있다. 따라서, 어드레스 디코더(12)는 시험 모드시에 제4 메모리 회로(RAM4)에 대응하는 제4 선택 신호(SEL3)를 활성화시키는 경우, 다른 제1∼제3 메모리 회로(RAM0∼RAM2)를 선택하는 제1∼제3 선택 신호(SEL0∼SEL2)를 동시에 활성화시킨다. 한편, 시험 모드시에 CPU(11)가 제1∼제3 메모리 회로(RAM0∼RAM2)중 어느 하나를 액세스하는 경우, 어드레스 디코더(12)는 그 액세스 대상으로 되는 메모리 회로에 대응한 선택 신호(SEL0∼SEL2)만을 활성화시킨다.
제1 메모리 회로(RAM0)는 활성화된 제1 선택 신호(SEL0)에 응답하여, 제어 버스(17)를 통해 입력되는 제어 신호에 기초하여 기록 동작 또는 판독 동작을 행한다. 그 기록 동작에서, 제1 메모리 회로(RAM0)는 기록 데이터 버스를 통해 입력되는 기록 데이터를, 어드레스 버스(16)를 통해 입력되는 어드레스 신호(ADD)로 선택되는 영역(1 또는 복수의 메모리 셀)에 기억한다. 또한, 판독 동작에서, 제1 메모리 회로(RAM0)는 어드레스 신호(ADD)로 선택되는 영역으로부터 판독한 판독 데이터를 출력한다.
마찬가지로, 제2∼제4 메모리 회로(RAM1∼RAM3)는 활성화된 제2∼제4 선택 신호(SEL1∼SEL3)에 각각 응답하여, 제어 신호에 기초하여 입력되는 기록 데이터를 기억하는 기록 동작, 또는 판독한 판독 데이터를 출력하는 판독 동작을 행한다.
제1∼제4 선택 신호(SEL0∼SEL3)는 통상 모드시에 CPU(11)가 액세스하는 메모리 회로에 대응하여 어드레스 신호(ADD)에 응답하는 어드레스 디코더(12)에 의해, 어드레스 신호(ADD)에 대응하는 하나의 선택 신호가 활성화된다. 따라서, 제1∼제4 메모리 회로(RAM0∼RAM3)는 어느 하나가 CPU(11)에 의해 선택되며, 판독 동작 또는 기록 동작을 행한다.
한편, 제1∼제4 선택 신호(SELO∼SEL3)는 시험 모드시에 CPU(11)가 소정의 메모리 회로(제4 메모리 회로(RAM3))를 액세스하는 경우에, 전부 활성화된다. 따라서, 제1∼제4 메모리 회로(RAM0∼RAM3)는 동시에 판독 동작 또는 기록 동작을 행한다. 즉, 시험 모드시에서, CPU(11)는 제4 메모리 회로(RAM3)를 선택함으로써, 모든 메모리 회로(RAM0∼RAM3)를 동시에 액세스한다. 이 때문에, 판독 동작 및 기록 동작에 걸리는 시간이 각 메모리 회로(RAM0∼RAM3)를 순차 선택하는 경우에 비하여 약 1/4로 단축된다.
각 메모리 회로(RAM0∼RAM3)로부터 출력되는 판독 데이터(RD0∼RD3)는 멀티플렉서(13)와 비교기(14)에 입력된다.
멀티플렉서(13)에는 시험 모드 신호(TEST)와 제1∼제4 선택 신호(SEL0∼SEL3)가 입력된다. 멀티플렉서(13)는 시험 모드 신호(TEST) 및 제1∼제4 선택 신호(SEL0∼SEL3)에 기초하여 각 메모리 회로(RAM0∼RAM3)로부터 입력되는 판독 데이터(RD0∼RD3)중 하나를 판독 데이터 버스(18)를 통해 CPU(11)로 출력한다.
상세히 설명하면, 멀티플렉서(13)는 시험 모드 신호(TEST)에 기초하여 그 때의 모드가 통상 모드인 경우, 제1∼제4 선택 신호(SEL0∼SEL3)중 활성화된 선택 신호에 대응하는 제1∼제4 판독 데이터(RD0∼RD3)를 출력한다. 예컨대, 제1 선택 신호(SEL0)가 활성화된 경우, 멀티플렉서(13)는 그 선택 신호(SEL0)에 대응하는 제1 판독 데이터(RD0)를 출력한다. 그 제1 선택 신호(SEL0)는 CPU(11)가 제1 메모리 회로(RAM0)를 액세스할 때에 활성화된다. 따라서, CPU(11)는 액세스한 제1 메모리 회로(RAM0)에 기록 데이터를 기록하거나 액세스에 의해 제1 메모리 회로(RAM0)로부터 판독 데이터(RD0)를 판독할 수 있다.
그 때의 모드가 시험 모드인 경우, 멀티플렉서(13)는 시험 모드 신호(TEST)에 기초하여 제1∼제4 판독 데이터(RD0∼RD3)중 소정의 판독 데이터를 출력한다. 또한, 본 실시 형태에서는, 멀티플렉서(13)는 그 시험 모드시에 기록 데이터의 기록을 위해 CPU(11)가 액세스하는 제4 메모리 회로(RAM3)로부터의 제4 판독 데이터(RD3)를 출력하도록 설정되어 있다.
CPU(11)는 시험 모드시에, 제4 판독 데이터(RD3)를 입력하고, 그것과 먼저 제4 메모리 회로(RAM3)에 기록한 기록 데이터를 비교한다. 이것에 의해, CPU(11)는 메모리 회로(RAM3)에 기록한 기록 데이터가 정확하게 판독되는지 여부를 확인한다. 그리고, CPU(11)는 그 확인 결과를 나타내는 확인 신호(K1)를 입출력 회로(15)를 통해 반도체 장치(10)의 외부로 출력한다.
비교기(14)는 제1∼제4 판독 데이터(RD0∼RD3)를 입력하고, 이들을 비교한다. 그리고, 비교기(14)는 모든 판독 데이터(RD0∼RD3)가 일치하고 있는지 여부를 나타내는 판정 신호(K2)를 반도체 장치(10)의 외부로 출력한다.
반도체 장치(10)는 도시하지 않은 시험 장치에 접속된다. 시험 장치는 상기 시험 모드 신호(TEST)를 반도체 장치(10)에 공급한다. 그리고, 시험 장치는 상기 확인 신호(K1) 및 판정 신호(K2)를 입력하고, 그 반도체 장치(10)의 제1∼제4 메모리 회로(RAM0∼RAM3)가 정상인지 여부를 판단한다. 상세히 설명하면, 확인신호(K1)는 제4 메모리 회로(RAM3)에 대한 기록 데이터와 판독 데이터(RD3)가 일치하고 있는지 여부를 나타낸다. 판정 신호(K2)는 제1∼제4 판독 데이터(RD0∼RD3)가 일치하고 있는지 여부를 나타낸다. 그리고, 제1∼제3 메모리 회로(RAM0∼RAM2)는 제4 메모리 회로(RAM3)와 동시에 선택되며, 그 제4 메모리 회로(RAM3)에 기록하는 기록 데이터를 기억한다. 따라서, 확인 신호(K1) 및 판정 신호(K2)에 의해, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터 판독된 제1∼제4 판독 데이터(RD0∼RD3) 전부가 기록 데이터와 일치하는지 여부를 판단할 수 있다.
그리고, 제1∼제4 메모리 회로(RAM0∼RAM3)에 대하여 동시에 판독 동작/기록 동작을 행하기 때문에, 각 메모리 회로(RAM0∼RAM3)를 개별로 선택하는 경우에 비하여 그 판독·기록에 요하는 시간이 짧다. 또한, 확인 신호(K1) 및 판정 신호(K2)를 외부로 출력하는 것만으로 반도체 장치(10)에 탑재된 제1∼제4 메모리 회로(RAM0∼RAM3)의 양부 판정을 행할 수 있기 때문에, 외부 단자의 수가 적어도 된다.
또한, CPU(11)에 의해 기록 데이터와 판독 데이터(RD3)를 비교함으로써, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터(RD0∼RD3)가 전부 동일한 값으로 잘못되어 있는 경우에도, 시험 장치는 이것을 확실하게 검출하여, 오판정하지 않는다.
다음에, 어드레스 디코더(12), 멀티플렉서(13), 비교기(14)의 구성을 설명한다.
도 2는 어드레스 디코더(12)의 일례를 도시한 회로도이고, 도 3은 그 동작설명도이다.
어드레스 디코더(12)는 AND 회로(21∼27), 인버터 회로(28, 29), OR 회로(30∼32)로 구성되어 있다.
어드레스 디코더(12)에는 상위 어드레스 디코드 신호(ADS), 상위 2비트의 어드레스 신호(A15, A14), 시험 모드 신호(TEST)가 입력된다.
상위 2비트의 어드레스 신호(A15, A14)는 인버터 회로(28, 29)에 각각 입력된다. 인버터 회로(28)는 최상위의 어드레스 신호(Al5)를 논리 반전한 반전 어드레스 신호(A15X)를 출력한다. 인버터 회로(29)는 상위 2비트째의 어드레스 신호(A14)를 논리 반전시킨 반전 어드레스 신호(A14X)를 출력한다.
제1∼제4 AND 회로(21∼24)는 3입력 소자로서, 하나의 입력 단자에 상위 어드레스 디코드 신호(ADS)가 입력된다.
제1 AND 회로(21)에는 어드레스 신호(A15, A14)가 입력되고, AND 회로(21)는 제4 선택 신호(SEL3)를 출력한다. 이 제4 선택 신호(SEL3)는 제5∼제7 AND 회로(25∼27)에 입력된다. 각 AND 회로(25∼27)에는 시험 모드 신호(TEST)가 입력된다. 따라서, 각 AND 회로(25∼27)는 제4 선택 신호(SEL3)와 시험 모드 신호(TEST)를 논리곱 연산한 신호를 각각 출력한다.
제2 AND 회로(22)에는 어드레스 신호(A15)와 반전 어드레스 신호(A14X)가 입력되고, 각 신호(ADS, A15, A14X)를 논리곱 연산한 신호를 OR 회로(30)로 출력한다. 그 OR 회로(30)에는 제5 AND 회로(25)의 출력 신호가 입력된다. OR 회로(30)는 양 신호를 논리합 연산하여 제3 선택 신호(SEL2)를 출력한다.
제3 AND 회로(23)에는 반전 어드레스 신호(A15X)와 어드레스 신호(A14)가 입력되고, 각 신호(ADS, A15X, A14)를 논리곱 연산한 신호를 OR 회로(31)로 출력한다. 그 OR 회로(31)에는 제6 AND 회로(26)의 출력 신호가 입력된다. OR 회로(31)는 양 신호를 논리합 연산하여 제2 선택 신호(SEL1)를 출력한다.
제4 AND 회로(24)에는 반전 어드레스 신호(A15X)와 반전 어드레스 신호(A14X)가 입력되고, 각 신호(ADS, A15X, A14X)를 논리곱 연산한 신호를 OR 회로(32)로 출력한다. 그 OR 회로(32)에는 제7 AND 회로(27)의 출력 신호가 입력된다. OR 회로(32)는 양 신호를 논리합 연산하여 제1 선택 신호(SEL0)를 출력한다.
따라서, 어드레스 디코더(12)는 도 3에 도시된 바와 같이, 통상 모드시(시험모드 신호 TEST=0)에, H 레벨(=1)의 상위 어드레스 디코드 신호(ADS)에 응답하여 상위 2비트의 어드레스 신호(A15, A14)를 디코드한 논리를 갖는 제1∼제4 선택 신호(SEL0∼SEL3)를 출력한다. 그리고, 어드레스 디코더(12)는 시험 모드시(시험 모드 신호 TEST=1)에, CPU(11)가 메모리 회로(RAM3)를 액세스한 경우(상위 어드레스 디코드 신호(ADS)가 H 레벨)에 제1∼제4 선택 신호(SEL0∼SEL3)를 H 레벨(=1)로써 출력한다.
또한, 어드레스 디코더(12)는 모드에 상관없이 L 레벨(=O)의 상위 어드레스 디코드 신호에 응답하여 L 레벨의 제1∼제4 선택 신호(SEL0∼SEL3)를 출력한다.
또한, 상기 어드레스 디코더(12)를 CPU(11)가 RAM0∼RAM3중 어느 하나를 선택한 경우에 모든 선택 신호(SEL0∼SEL3)를 H 레벨로써 출력하는 구성으로 하여도 좋다.
도 4는 멀티플렉서(13)의 일례를 도시한 회로도이다.
멀티플렉서(13)는 각 메모리 회로(RAM0∼RAM3)가 출력하는 판독 데이터(RD0∼RD3)의 비트수에 대응하는 복수(본 실시 형태에서는 데이터가 32비트이기 때문에 32개)의 선택 회로(SE00∼SE31)와, OR 회로(41), AND 회로(42∼44)로 구성되어 있다. 또한, 각 판독 데이터(RD0∼RD3)의 각 비트를, 그 비트 번호를 붙여서 표기한다. 예컨대, 제1 판독 데이터(RD0)의 최하위 비트(0비트째)를 RD0〈0〉으로 나타내고, 최상위 비트(31비트째)를 RDO〈3〉으로 나타낸다.
OR 회로(41)는 제4 선택 신호(SEL3)와 시험 모드 신호(TEST)가 입력된다. 따라서, OR 회로(41)는 통상 모드시(시험 모드 신호(TEST)가 L 레벨)일 때에 제4 선택 신호(SEL3)와 같은 논리를 갖는 신호(S3)를 출력한다. 그리고, OR 회로(41)는 시험 모드시(시험 모드 신호(TEST)가 H 레벨)일 때에 H 레벨의 신호(S3)를 출력한다.
각 AND 회로(42∼44)는 시험 모드 신호(TEST)를 반전 입력하는 동시에, 제3∼제1 선택 신호(SEL2∼SEL0)가 각각 입력되고, 따라서, 각 AND 회로(42∼44)는 통상 모드시에 제3∼제1 선택 신호(SEL2∼SEL0)와 같은 논리를 갖는 신호(S2∼S0)를 출력하며, 시험 모드시에 L 레벨의 신호(S2∼S0)를 출력한다.
각 신호(S3∼S0)는 모든 선택 회로(SE00∼SE31)에 입력된다.
제1 선택 회로(SE00)는 AND 회로(45∼48), OR 회로(49)로 구성된다. 제4 AND 회로(45)는 OR 회로(41)로부터의 신호(S3)와 제4 판독 데이터(RD3)의 최하위 비트 RD3〈0〉이 입력된다. 따라서, 제4 AND 회로(45)는 통상 모드시에는 H 레벨의신호(S3(제4 선택 신호 SEL3))에 응답하여 판독 데이터(RD3〈0〉)를 출력하고, 시험 모드시에는 항상 판독 데이터(RD3〈0〉)를 출력한다.
제3 AND 회로(46)는 AND 회로(42)의 출력 신호(S2)와 제3 판독 데이터(RD2〈0〉)가 입력된다. 따라서, 제3 AND 회로(46)는 통상 모드시에는 H 레벨의 신호(S2(제3 선택 신호 SEL2))에 응답하여 판독 데이터(RD2〈0〉)를 출력하고, 시험 모드시에는 항상 L 레벨의 신호를 출력한다.
제2 AND 회로(47)는 AND 회로(43)의 출력 신호(S1)와 제2 판독 데이터(RD1〈0〉)가 입력된다. 따라서, 제2 AND 회로(47)는 통상 모드시에는 H 레벨의 신호(S1(제2 선택 신호(SEL1))에 응답하여 판독 데이터(RD1〈0〉)를 출력하고, 시험 모드시에는 항상 L 레벨의 신호를 출력한다.
제1 AND 회로(48)는 AND 회로(44)의 출력 신호(S0)와 제1 판독 데이터(RD0〈0〉)가 입력된다. 따라서, 제1 AND 회로(48)는 통상 모드시에는 H 레벨의 신호(S0(제1 선택 신호 SEL0))에 응답하여 판독 데이터(RD0〈0〉)를 출력하고, 시험 모드시에는 항상 L 레벨의 신호를 출력한다.
OR 회로(49)는 제1∼제4 AND 회로(45∼48)의 출력 신호를 논리합 연산하여 신호(DATA0)를 출력한다. 따라서, 제1 선택 회로(SE00)는 통상 모드시에는 제1∼제4 선택 신호(SEL0∼SEL3)에 대응하는 제1∼제4 판독 데이터(RD0〈0〉∼RD3〈0〉)를 출력하고, 시험 모드시에는 제4 판독 데이터(RD3〈0〉)를 출력한다.
제2∼제32 선택 회로(SE01∼SE31)는 제1 선택 회로(SE00)와 마찬가지로 구성되어 있다. 따라서, 멀티플렉서(13)는 통상 모드시에는 제1∼제4 선택신호(SEL0∼SEL3)에 대응하는 제1∼제4 판독 데이터(RD0∼RD3)의 각 비트 레벨을 갖는 신호(DATA0∼DATA31)를 출력하고, 시험 모드시에는 제4 판독 데이터(RD3)의 각 비트 레벨을 갖는 신호(DATA0∼DATA31)를 출력한다.
도 5는 비교기(14)의 일례를 도시한 회로도이다.
비교기(14)는 각 메모리 회로(RAM0∼RAM3)가 출력하는 판독 데이터(RD0∼RD3)의 비트수에
대응하는 복수(본 실시 형태에서는 데이터가 32비트이기 때문에 32개)의 초단(初段)의 비교 회로(CM00∼CM31)와, 각 초단의 비교 회로(CM00∼CM31)의 출력 신호를 수신하는 후단의 비교 회로(CMA)로 구성되어 있다.
각 초단의 비교 회로(CM00∼CM31)는 제1∼제4 판독 데이터(RD0∼RD3)의 대응하는 비트를 각각 입력한다. 예컨대, 제1 비교 회로(CM00)는 0비트째의 판독 데이터(RD3〈0〉, RD2〈0〉, RD1〈0〉, RD0〈0〉)를 입력하고, 제32 비교 회로(CM31)는 31비트째의 판독 데이터(RD3〈31〉∼RD0〈31〉)를 입력한다. 그리고, 각 초단의 비교 회로(CM00∼CM31)는 판독 데이터(RD3〈0〉∼RD0〈0〉, ∼, RD3〈31〉∼RD0〈31〉을 비교하여, 이들이 일치하고 있는지 여부를 나타내는 신호를 각각 출력한다. 후단의 비교 회로(CMA)는 각 초단의 비교 회로(CM00∼CM31)의 출력 신호를 비교하여, 이들이 일치하고 있는지 여부를 나타내는 신호(K2)를 출력한다.
이상 기술한 바와 같이, 본 실시 형태에 따르면, 이하의 효과를 발휘한다.
(1) 어드레스 디코더(12)는 시험 모드시에 CPU(11)가 하나의 메모리 회로를 액세스하기 위한 어드레스 신호(ADD)에 기초하여 제1∼제4 메모리회로(RAM0∼RAM3)를 동시에 선택하도록 복수의 선택 신호(SEL0∼SEL3)를 생성한다. 멀티플렉서(13)는 CPU(11)가 액세스하는 하나의 메모리 회로로부터의 판독 데이터를 그 CPU(11)로 출력한다. CPU(11)는 기록 데이터와 판독 데이터가 일치하는지 여부를 확인해서 확인 신호(K1)를 출력한다. 비교기(14)는 제1∼제4 메모리 회로(RAM0∼RAM3)로부터 각각 판독된 판독 데이터(RD0∼RD3)를 비교하여, 판정 신호(K2)를 출력하도록 하였다. 그 결과, 기록 데이터와 판독 데이터의 비교 결과와, 판독 데이터(RD0∼RD3)의 상호 비교 결과에 따라 판정 오류를 적게 할 수 있다. 더욱이, 제1∼제4 메모리 회로(RAM0∼RAM3)를 동시에 선택하여 액세스함으로써 메모리 회로에 대한 액세스 시간이 적어져 시험 시간을 단축할 수 있다.
또한, 상기 실시 형태는 이하의 형태로 변경하여도 좋다.
상기 실시 형태에서, 도 6에 도시된 다른 어드레스 디코더(12a)를 이용하여 실시하여도 좋다. 도 7은 그 동작 설명도이다.
어드레스 디코더(12a)는 인버터 회로(51, 52), AND 회로(53∼57), OR 회로(58∼61)로 구성되어 있다.
어드레스 디코더(12a)에는 상위 어드레스 디코드 신호(ADS), 상위 2비트의 어드레스 신호(A15, A14), 시험 모드 신호(TEST)가 입력된다.
상위 2비트의 어드레스 신호(A15, A14)는 인버터 회로(51, 52)에 각각 입력된다. 인버터 회로(51)는 최상위의 어드레스 신호(A15)를 논리 반전한 반전 어드레스 신호(A15X)를 출력한다. 인버터 회로(52)는 상위 2비트째의 어드레스 신호(A14)를 논리 반전한 반전 어드레스 신호(A14X)를 출력한다.
제1 AND 회로(53)는 2입력 소자이고, 제2∼제5 AND 회로(54∼57)는 3입력 소자이다.
제1 AND 회로(53)는 입력되는 상위 어드레스 디코드 신호(ADS)와 시험 모드 신호(TEST)를 논리곱 연산하고, 그 연산 결과를 갖는 신호(S11)를 OR 회로(58∼61)로 출력한다. 따라서, 제1 AND 회로(53)는 통상 모드시에 L 레벨의 신호(S11)를 출력하고, 시험 모드시에는 H 레벨의 신호(S11)를 출력한다.
상위 어드레스에서 코드 신호(ADS)는 제2∼제5 AND 회로(54∼57)에 입력된다.
제2 AND 회로(54)에는 어드레스 신호(A15, A14)가 입력되고, 각 신호(ADS, A15, A14)를 논리곱 연산하여 신호(S12)를 제1 OR 회로(58)로 출력한다. 그 OR 회로(58)에는 신호(S11)가 입력된다. 제1 OR 회로(58)는 신호(S11, S12)를 논리합 연산하여 제4 선택 신호(SEL3)를 출력한다.
제3 AND 회로(55)에는 어드레스 신호(A15)와 반전 어드레스 신호(A14X)가 입력되고, 각 신호(ADS, A15, A14X)를 논리곱 연산하여 신호(S13)를 제2 OR 회로(59)로 출력한다. 그 OR 회로(59)에는 신호(S11)가 입력된다. 제2 OR 회로(59)는 신호(S11, S13)를 논리합 연산하여 제3 선택 신호(SEL2)를 출력한다.
제4 AND 회로(56)에는 반전 어드레스 신호(A15X)와 어드레스 신호(A14)가 입력되고, 각 신호(ADS, A15X, A14)를 논리곱 연산하여 신호(S14)를 제3 OR 회로(60)로 출력한다. 그 OR 회로(60)에는 신호(S11)가 입력된다. 제3 OR 회로(60)는 신호(S11, S14)를 논리합 연산하여 제2 선택 신호(SEL1)를 출력한다.
제5 AND 회로(57)에는 반전 어드레스 신호(A15X)와 반전 어드레스 신호(A14X)가 입력되고, 각 신호(ADS, A15X, A14X)를 논리곱 연산하여 신호(S15)를 제4 OR 회로(61)로 출력한다. 그 OR 회로(61)에는 신호(S11)가 입력된다. 제4 OR 회로(61)는 신호(S11, S15)를 논리합 연산하여 제1 선택 신호(SEL0)를 출력한다.
따라서, 어드레스 디코더(12a)는 도 7에 도시된 바와 같이, 통상 모드시(시험 모드 신호 TEST=0)에, H 레벨(=1)의 상위 어드레스 디코드 신호(ADS)에 응답하여 상위 2비트의 어드레스 신호(Al5, A14)를 디코드한 논리를 갖는 제1∼제4 선택 신호(SEL0∼SEL3)를 출력한다. 그리고, 어드레스 디코더(12a)는 시험 모드시(시험 모드 신호 TEST=1)에, H 레벨의 상위 어드레스 디코드 신호(ADS)에 응답하여 H 레벨의 제1∼제4 선택 신호(SEL0∼SEL3)를 출력한다. 또, 이 어드레스 디코더(12a)는 모드에 상관없이 L 레벨(=0)의 상위 어드레스 디코드 신호(ADS)에 응답하여 L 레벨의 제1∼제4 선택 신호(SEL0∼SEL3)를 출력한다.
·상기 실시 형태에서, 도 8에 도시된 다른 어드레스 디코더(12b)를 이용하여 실시하여도 좋다. 도 9는 그 동작 설명도이다.
이 어드레스 디코더(12b)는 도 6에서 설명한 어드레스 디코더(12a)의 구성에, 멀티플렉서를 위한 선택 신호 출력을 추가한 회로이다. 즉, 제2∼제5 AND 회로(54∼57)의 출력 신호를 멀티플렉서 선택 신호(MUXS3∼MUXS0)로서 출력한다. 이들 멀티플렉서 선택 신호(MUXS3∼MUXS0)는 CPU(11)가 액세스하는 메모리 회로(RAM3∼RAM0)에 대응하는 신호가 활성화(예컨대, H 레벨)된다.
이들 멀티플렉서 선택 신호(MUXS3∼MUXS0)는 도 10에 도시된멀티플렉서(13a)에 입력된다.
이 멀티플렉서(13a)는 각 메모리 회로(RAM0∼RAM3)가 출력하는 판독 데이터(RD0∼RD3)의 비트수에 대응하는 복수(본 실시 형태에서는 데이터가 32비트이기 때문에 32개)의 선택 회로(SE00∼SE31)로 구성되어 있다. 또한, 각 판독 데이터(RD0∼RD3)의 각 비트를, 그 비트 번호를 붙여서 표기한다. 예컨대, 제1 판독 데이터(RD0)의 최하위 비트(0비트째)를 RD0〈0〉으로 나타내고, 최상위 비트(31비트째)를 RD0〈31〉로 나타낸다.
제1∼제32 선택 회로(SE00∼SE31)의 구성 및 동작은 도 4에서 설명한 멀티플렉서(13)와 동일하다.
따라서, 멀티플렉서(13a)는 활성화된 멀티플렉서 선택 신호에 응답하여 판독 데이터와 동일한 레벨을 갖는 신호를 출력하고, 비활성화된 멀티플렉서 선택 신호에 응답하여 L 레벨의 신호를 출력한다.
예컨대, 도 1의 CPU(11)가 제2 메모리 회로(RAM1)를 액세스하는 경우, 제2 멀티플렉서 선택 신호(MUXS1)가 활성화된다. 따라서, 멀티플렉서(13a)는 그 활성화된 제2 멀티플렉서 선택 신호(MUXS1)에 대응하는 제2 판독 데이터(RD1〈31〉∼RD1〈0〉)와 동일한 레벨을 갖는 신호(DATA0∼DATA31)를 출력한다. 즉, 멀티플렉서(13a)는 CPU(11)가 액세스하는 메모리 회로로부터 출력되는 판독 데이터를 CPU(11)로 출력한다.
이와 같이 구성된 어드레스 디코더(12b) 및 멀티플렉서(13a)를 포함하는 반도체 장치에서, 메모리 시험시에 CPU는 선택한 메모리 회로의 판독 데이터를 기록데이터와 비교하고, 이들이 일치하는지 여부를 판단하여 그 판단 결과를 외부로 출력한다. 이와 같이 구성하여도 상기 실시 형태와 동일한 효과를 얻을 수 있다.
·반도체 장치를 도 11에 도시된 바와 같이 구성하여도 좋다. 이 반도체 장치(70)는 CPU(71), 복수(도 1에서는 4개)의 메모리 회로(RAM0∼RAM3), 어드레스 디코더(12), 멀티플렉서(13), 비교기(72), 입출력 회로(15)를 포함한다.
비교기(72)는 레지스터를 포함하고, 상기 실시 형태의 비교기(72)의 기능에 덧붙여 비교 결과를 레지스터에 기억하는 기능을 갖는다. CPU(71)는 비교기(72)의 레지스터에 기억된 비교 결과를 판독한다. 그리고, CPU(71)는 그 비교 결과와, 선택한 메모리 회로의 판독 데이터와 기록 데이터가 일치하는지 여부를 확인한 확인 결과에 기초하여 제1∼제4 메모리 회로(RAM0∼RAM3)가 정상인지 여부를 나타내는 신호를 외부로 입출력 회로(15)를 통해 출력한다. 이와 같이 반도체 장치(70)를 구성하면, 시험 장치는 반도체 장치(70)로부터 출력되는 시험 결과를 입력하기만 하여도 되므로, 그 구성이 간략화된다. 또한, 반도체 장치(70)의 동작 속도에 상관없이 시험 결과를 얻을 수 있다.
또한, 상기 비교기(72)는 CPU(71)에 대하여 인터럽트를 발생시키는 기능을 갖고 있어도 좋다. 즉, 비교기(72)는 판독 데이터의 불일치가 발생한 경우에 CPU(71)에 대하여 인터럽트를 어서트(assert)한다. CPU(71)는 인터럽트를 수신하면, 제1∼제4 메모리 회로(RAM0∼RAM3)가 불량인 것을 나타내는 신호를 외부로 출력한다. 이와 같이 구성하면, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터의 오류를 검출했을 때에 인터럽트가 발생하기 때문에, 메모리 시험을 중단시킬 수 있다. 따라서, 메모리 회로가 불량인 반도체 장치에 대한 시험 시간을 짧게 하고, 나아가서는 대부분의 반도체 장치에 대한 메모리 시험에 요하는 시간을 단축함으로써, 시험 비용을 절감할 수 있다.
·반도체 장치를 도 12에 도시된 바와 같이 구성하여도 좋다. 이 반도체 장치(80)는 CPU(11), 복수(도 1에서는 4개)의 메모리 회로(RAM0∼RAM3), 어드레스 디코더(12), 멀티플렉서(13), 비교기(81), 입출력 회로(15), PLL 회로(82)를 포함한다.
PLL 회로(82)는 반도체 장치(80)의 동작을 위한 클록 신호(CLK)를 생성한다.
도 13에 도시된 바와 같이, 비교기(81)는 래치 회로(83)를 포함하고, 그 래치 회로(83)에는 최종단의 비교 회로(CMA)의 출력 신호와, 클록 신호(CLK)와 판독 신호(RD)를 논리 합성하여 생성한 신호(S21)가 공급된다. 래치 회로는 신호(S21)에 기초하여 메모리 회로(RAM0∼RAM3)의 판독마다 판정 결과를 래치한다. 또한, 래치 데이터의 리셋은 메모리 시험의 개시시에 실시되고, 메모리 시험의 도중에는 실시되지 않도록 설정되어 있다.
예컨대, 비교기(81)는 리셋에 의해 L 레벨의 신호를 출력하고, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터가 일치하지 않는 경우에 H 레벨의 신호를 래치하여 그것을 유지하도록 구성되어 있다. 그리고, 비교기(81)의 출력 신호인 판정 신호(K2a)는 외부로 출력되고, 반도체 장치(80)의 외부에 접속된 도시하지 않은 시험 장치는 판정 신호(K2a)를 입력하여 그 반도체 장치(80)의 양부를 판정한다. 이 경우, 판정 신호(K2a)는 비교기(81)에 의해 래치 유지되기 때문에, 반도체장치(80)의 동작 클록보다 느린 클록으로써 동작하는 시험 장치로도 확실하게 판정 신호(K2a)를 수신할 수 있다. 이것에 의해, 반도체 장치의 동작 속도가 빨라져도 시험 장치를 변경하지 않고 그 반도체 장치에 대한 메모리 시험을 실시할 수 있어, 시험 비용의 증가를 저감할 수 있다. 또한, 시험 장치의 동작 속도에 상관없이 반도체 장치(80)를 실제로 사용하는 속도로 동작시켜 메모리 시험을 행할 수 있어 보다 정확히 메모리 회로(RAM0∼RAM3)의 양부를 판정할 수 있다.
래치 기능을 갖고 있지 않은 비교기의 경우, 반도체 장치의 동작 클록보다 느린 시험 장치로는 판정 신호를 수신할 수 없는 경우가 있다. 예컨대, 반도체 장치의 동작 클록이 400 MHz이고 시험 장치의 동작 클록이 200 MHz인 경우, 비교기는 동작 클록의 타이밍에 따라 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터를 비교하여 비교 신호를 출력한다. 따라서, 일치하지 않는 것을 나타내는 신호의 다음 타이밍에 일치하는 것을 나타내는 신호가 출력되면, 시험 장치가 그것을 수신하는 타이밍에 의해 일치하지 않는 것을 나타내는 신호를 수신할 수 없기 때문에, 제1∼제4 메모리 회로(RAM0∼RAM3)를 불량이라고 판단할 수 없다.
·도 14에 도시된 비교기(81a)를 이용하여 실시하는 것. 이 비교기(81a)는 초단의 비교 회로(CM00∼CM31)의 입력측에, 래치 기능을 갖게 하기 위한 플립플롭(F. F)이 삽입 접속되어 있다. 각 플립플롭은 제1∼제4 메모리 회로(RAM0∼RAM3)의 판독 타이밍에 대응하여 클록 신호(CLK)와 판독 신호(RD)와의 논리 합성에 의해 생성된 신호(S21)가 공급되고, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터를 래치한다. 이 구성에 의해, 비교기(81)는 다음 판독 동작이 발생할때까지 비교 결과를 유지한다. 따라서, 제1∼제4 메모리 회로(RAM0∼RAM3)로부터의 판독 데이터가 짧은 시간이어도 확실하게 비교를 행할 수 있다.
·도 15에 도시된 비교기(81b)를 이용하여 실시하는 것. 이 비교기(81b)는 초단의 비교 회로(CM00∼CM31)의 입력측에 플립플롭(F. F)이 삽입 접속되고, 다음단의 비교 회로(CMA)의 출력에 래치 회로(83)를 구비하여, 그 래치 회로(83)에 리셋 신호(RESET)를 공급한다. 이러한 구성으로 하면, 비교 시간을 확보할 수 있는 동시에, 반도체 장치의 동작 주파수로써 메모리 회로(RAM0∼RAM3)의 판독 데이터의 불일치를 확실하게 검출할 수 있다.
·상기 각 실시 형태에서, 기록 데이터 버스(17)와 판독 데이터 버스(18)를 별도로 구성으로 하였지만, 기록 데이터 버스와 판독 데이터 버스를 트라이스테이트(tri-stste)의 쌍방향 버스로 구성하여도 좋다.
이상 설명했듯이, 본 발명에 의하면, 판정 오류가 적고, 복수의 메모리 회로에 대한 시험 시간을 단축할 수 있는 반도체 장치, 반도체 장치의 시험 방법, 및 반도체 시험 장치 시스템을 제공할 수 있다.

Claims (9)

  1. 반도체 장치에 구비된 복수의 메모리 회로에 대하여 실시하는 반도체 장치의 시험 방법에 있어서,
    상기 복수의 메모리 회로를 동시에 선택하여 판독/기록 동작시키고, 판독 동작에 의해 상기 복수의 메모리 회로로부터 판독된 복수의 판독 데이터를 서로 비교하여, 상기 복수의 판독 데이터중 하나를 기록 데이터와 CPU에서 일치 판정하도록 한 것을 특징으로 하는 반도체 장치의 시험 방법.
  2. 복수의 메모리 회로와,
    시험 모드시에 상기 복수의 메모리 회로에 대하여 메모리 시험을 실시하는 CPU와,
    시험 모드시에 상기 CPU가 메모리 회로를 액세스하기 위한 어드레스 신호에 기초하여 상기 복수의 메모리 회로를 동시에 선택하도록 복수의 선택 신호를 생성하는 어드레스 디코더와,
    상기 CPU가 액세스하는 하나의 메모리 회로로부터의 판독 데이터를 그 CPU로 출력하는 멀티플렉서와,
    상기 복수의 메모리 회로로부터 각각 판독된 복수의 판독 데이터를 비교하는 비교기를 구비하고,
    상기 CPU는 상기 메모리 회로로의 기록 데이터와 상기 멀티플렉서로부터의판독 데이터가 일치하는지 여부를 판단하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 어드레스 디코더는 상기 CPU가 미리 설정된 메모리 회로에 대하여 액세스하는 어드레스 신호에 기초하여 상기 복수의 메모리 회로를 동시에 선택하도록 상기 복수의 선택 신호를 생성하고,
    상기 멀티플렉서는 상기 복수의 선택 신호에 기초하여 상기 미리 설정된 메모리 회로로부터의 판독 데이터를 상기 CPU로 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 어드레스 디코더는 상기 어드레스 신호를 디코드한 디코드 신호를 출력하고,
    상기 멀티플렉서는 상기 디코드 신호에 기초하여 상기 복수의 메모리 회로중 하나로부터의 판독 데이터를 상기 CPU로 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 비교기는 상기 비교 결과를 유지하여 상기 CPU로부터 액세스 가능한 레지스터를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 비교기는 상기 비교 결과에기초하여 상기 복수의 판독 데이터가 일치하지 않는 경우에 상기 CPU에 대하여 인터럽트 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 비교기는 상기 비교 결과를 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 비교기는 상기 복수의 메모리 회로의 판독 타이밍으로 상기 복수의 판독 데이터를 래치하는 플립플롭을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치에 구비된 복수의 메모리 회로에 대하여 실시하는 반도체 장치 시험 시스템에 있어서,
    상기 복수의 메모리 회로를 동시에 선택하여 판독/기록 동작시키고, 판독 동작에 의해 상기 복수의 메모리 회로로부터 판독된 복수의 판독 데이터를 서로 비교하여, 상기 복수의 판독 데이터중 하나를 기록 데이터와 CPU에서 일치 판정하도록 한 것을 특징으로 하는 반도체 장치 시험 시스템.
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