KR20020090345A - 화합물 반도체 스위치 회로 장치 - Google Patents

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Abstract

2.4㎓ 이상의 고주파수대에서 송신측 FET 및 수신측 FET를 다른 불순물 농도의 채널 영역을 갖는 비대칭형의 회로로 한다. 이에 의해, 게이트 폭을 400㎛까지 저감하여, 게이트 전극에 의한 용량 성분을 감소시켜 양 신호 경로 사이에 소정의 아이솔레이션을 얻고, 또한 원하는 최대선형 파워를 출력할 수 있는 회로가 실현된다. 그러나, 왜곡에 엄격한 사용자의 요구에는 파워가 부족하며, 채널 형성 조건의 컨트롤만으로는 Idss의 증가에 한계가 있었다. 한쪽의 게이트 폭을 500㎛로 하고, 채널 형성 조건을 컨트롤함으로써, Idss를 확보하여 최대선형 입력 파워를 확보한다.

Description

화합물 반도체 스위치 회로 장치{COMPOUND SEMICONDUCTOR SWITCH CIRCUIT DEVICE}
본 발명은, 특히 고주파 스위칭 용도에 사용되는 화합물 반도체 스위치 회로 장치, 특히 2.4㎓대 이상에서 사용하는 화합물 반도체 스위치 회로 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많고, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 사용되는 경우가 많다 (예를 들면, 일본 특개평9-181642호). 그 소자로서는, 고주파를 취급하기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터 (이하, FET라고 함)를 사용하는 경우가 많아, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 8의 (a)는, GaAs FET의 단면도를 도시하고 있다. 비도핑된 GaAs 기판(1)의 표면 부분에 N형 불순물을 도핑하여 N형의 채널 영역(2)을 형성하고, 채널 영역(2)의 표면에 쇼트키 접촉하는 게이트 전극(3)을 배치하며, 게이트 전극(3)의 양측에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극(4, 5)을 배치한 것이다. 이 트랜지스터는, 게이트 전극(3)의 전위에 의해 바로 아래의 채널 영역(2) 내에 공핍층을 형성함으로써, 소스 전극(4)과 드레인 전극(5) 사이의 채널 전류를 제어하는 것이다.
도 8의 (b)는, GaAs FET를 이용한 SPDT(Single Pole Double Throw)라 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 도시하고 있다.
제1 및 제2 FET1, FET2의 소스 (또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되며, 그리고 각 FET의 드레인 (또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호이고, H 레벨의 신호가 인가된 FET가 ON 상태로 되어, 입력 단자 IN에 인가된 신호를 어느 쪽인지 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
이러한 화합물 반도체 스위치 회로 장치의 등가 회로도를 도 9에 도시한다. 마이크로파에서는 특성 임피던스 50Ω을 기준으로 하며, 각 단자의 임피던스는R1=R2=R3=50Ω 저항으로 표시된다. 또한, 각 단자의 전위를 V1, V2, V3으로 하면 삽입 손실(Insertion Loss) 및 아이솔레이션(Isolation)은 이하의 식으로 표현된다.
Insertion Loss=20log(V2/V1)[㏈]
이것은 공통 입력 단자 IN으로부터 출력 단자 OUT1로 신호를 전송할 때의 삽입 손실이며,
Isolation= 20 log (V3/V1) [㏈]
이것은 공통 입력 단자 IN으로부터 출력 단자 OUT2 사이의 아이솔레이션(Isolation)이다. 화합물 반도체 스위치 회로 장치에서는 상기한 삽입 손실(Insertion Loss)을 될 수 있는 한 적게 하고, 아이솔레이션(Isolation)을 향상시키는 것이 요구되어, 신호 경로에 직렬로 삽입되는 FET의 설계가 중요하다. 이 FET로서 GaAs FET를 이용하는 이유는 GaAs 쪽이 Si보다 전자 이동도가 높기 때문에 저항이 작아 저손실화가 도모되고, GaAs는 반절연성 기판이 때문에 신호 경로 사이의 고아이솔레이션화에 적합하기 때문이다. 그 반면, GaAs 기판은 Si에 비하여 고가여서, PIN 다이오드와 같이 등가인 것이 Si으로 이루어지면 비용 경쟁에서 뒤지게 된다.
이러한 화합물 반도체 스위치 회로 장치에서는, FET의 채널 영역(2)의 저항 R이
R=1/ enμS[Ω]
e : 전자 전하량(1.6×10-19C/㎤)
n : 전자 캐리어 농도
μ : 전자 이동도
S : 채널 영역의 단면적(㎠)
으로 표현되기 때문에, 저항 R을 될 수 있는 한 작게 하기 위해 채널 폭을 될 수 있는 한 크게 설계하여, 채널 영역의 단면적을 확보하여 삽입 손실(Insertion Loss)을 작게 하였다.
이 때문에 게이트 전극(3)과 채널 영역(2)에서 형성되는 쇼트키 접촉에 따른 용량 성분이 커져, 이곳으로부터 고주파의 입력 신호가 누설되어 아이솔레이션(Isolation)를 악화시킨다. 이것을 회피하기 위해 션트(Shunt) FET를 설치하여, 아이솔레이션(Isolation)의 개선을 도모하고 있었지만, 칩 사이즈가 커서 비용이 많이 들기 때문에, 실리콘의 염가의 칩으로 치환이 진행되어, 시장을 잃어버리는 결과를 초래하고 있다.
그래서, 션트 FET를 생략하고 칩의 축소를 실현한 스위칭 회로가 개발되고 있다. 이것은 1㎓의 입력 신호일 때는 삽입 손실(Insertion Loss)은 FET의 온 저항에 의한 영향을 크게는 받지만, 2.4㎓의 입력 신호일 때는 삽입 손실(Insertion Loss)은 FET의 온 저항보다 용량 성분이 삽입 손실(Insertion Loss)에 크게 영향을 받는다는 것을 알았기 때문에, 온 저항보다 오히려 용량 성분을 줄이는 것에 주목하여 설계된 것이다. 이 스위칭 회로에서는 2개의 FET의 게이트 폭을 400㎛ 이하로 하여, 소정의 최대선형 입력 파워를 얻을 수 있다.
최대선형 입력 파워(Pout-linear)는, 스위칭 회로의 중요한 성능 지표의 하나이며, ON 상태일 때에 통과할 수 있는 전류 능력과, OFF 상태일 때에 누설시키지 않는 전력(아이솔레이션)의 2가지가 있다.
송신 시에 ON 상태의 FET에서는, Idss만이 최대선형 입력 파워(Pout-linea r)에 관계하며, 그 관계식을 다음과 같이 나타낸다.
Pout-linear= l0log(((2R×Idss/1.3)2×1/8R)×1000) [㏈m]
즉, FET의 Idss를 증가시키면, 그 FET를 채용하는 스위칭 회로 장치의 최대선형 입력 파워를 증가시킬 수 있다.
도 10은, Idss가 다른 FET를 갖는 화합물 반도체 스위치 회로 장치를 나타내는 회로도이다. 제1 FET1 및 제2 FET2의 소스 전극 (또는 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되며, 그리고 FET1 및 FET2의 드레인 전극 (또는 소스 전극)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이며, H 레벨의 신호가 인가된 측의 FET가 ON 상태로 되어, 공통 입력 단자 IN에 인가된 입력 신호를 어느 쪽이든 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 10에 도시한 회로는, 도 8의 (b)에 도시한 GaAs FET를 이용한 SPDT(S ingle Pole Double Throw)라 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로와 거의 동일한 회로 구성이지만, 크게 다른 점은 첫째로, FET1 및 FET2의 게이트 전극의 게이트 폭 Wg을 400㎛ 이하로 설계하는 것이다. 게이트 폭 Wg을 작게 하는 것은 FET의 온 저항을 크게 하는 것을 의미하며, 또한 게이트 전극의 면적 (Lg×Wg)이 작아짐으로써 게이트 전극과 채널 영역과의 쇼트키 접합에 의한 기생 용량이 작아지는 것을 의미하여, 회로 동작 상 큰 차가 생긴다.
둘째로, 양 FET의 Idss 또는 핀치 오프 전압을 다르게 하여 채널 영역을 설계하는 것이다. 여기서는 이와 같이 FET의 특성이 다른 FET를 갖는 회로를 비대칭형의 회로라 칭한다. 스위치 회로의 최대선형 입력 파워는, 송신측 (ON측)에서는 Idss에 의해 결정되고, 수신측 (OFF측)에서는 핀치 오프 전압으로 결정된다. 즉, 칩 축소를 위해 게이트 폭을 400㎛로 하지만, 스위치 회로로서 소정의 최대선형 입력 파워를 얻기 위해서, 송신측 (ON측)에서는 소정의 Idss를 확보할 필요가 있다. 즉, 채널 영역의 이온 주입 조건을 컨트롤하여 Idss를 향상시킨 채널 영역을 형성하고, 채널 영역의 단면적을 확대함으로써 소정의 최대선형 파워를 입력할 수 있는 FET로 한다.
한편, 수신측 (OFF측)에서도, 최대선형 입력 파워가 걸리더라도 신호가 누설되지 않는 즉, 최대선형 입력 파워에 견딜 수 있는 설계로 할 필요가 있다. 핀치 오프 전압을 낮게 하면 FET가 견딜 수 있는 최대 전력이 향상되기 때문에, 채널 영역의 이온 주입 조건을 컨트롤하여 핀치 오프 전압이 낮은 채널 영역을 형성한다.
상기한 바와 같이, 스위치 회로로서 소정의 최대선형 입력 파워를 출력하기위해서, 어떠한 FET도 채널 영역의 이온 주입 조건을 컨트롤하고 있다. 일반적으로는 Idss가 커지면 핀치 오프 전압도 커지고, Idss가 작아지면 핀치 오프 전압이 작아지기 때문에, 양 FET의 특성이 각각 다른 비대칭형의 회로를 채용하는 것이다. 그러나, 신호 경로를 수신 경로와 송신 경로로 고정하는 스위칭 회로에 사용하는 경우에는 아무런 문제가 없고, 오히려 매우 효율적인 회로가 된다.
도 11은, 도 10에 도시한 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 나타낸다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에 형성되어 있다. 또한, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이며, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)(10)은 각 FET의 소스 전극, 드레인 전극, 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 11에서는, 패드 금속층과 중첩되므로 도시되어 있지 않다.
도 11로부터 명백한 바와 같이, 구성 부품은 FET1, FET2, 저항 R1, R2, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드만 으로, 최소 구성 부품으로 구성되어 있다.
도 12에는, 도 11에 도시한 FET의 부분을 확대한 평면도를 도시한다. 양 FET의 패턴은 동일하기 때문에, 한쪽의 FET만을 나타낸다. 일점 쇄선으로 둘러싸인 직사각형 형상의 영역이 GaAs 기판(11)에 형성되는 채널 영역(12)이다. 좌측으로부터 연장되는 빗살 형상의 2개의 제3층째의 패드 금속층(30)이 출력 단자 OUT1에 접속되는 소스 전극(13) (또는 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14) (또는 드레인 전극)이 있다. 또한, 우측으로부터 연장되는 빗살 형상의 2개의 제3층째의 패드 금속층(30)이 공통 입력 단자 IN에 접속되는 드레인 전극(15) (또는 소스 전극)이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16) (또는 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 위에 빗살 형상으로 배치되어 있다. 또한, 상측으로부터 연장되는 한가운데의 빗살 형상의 드레인 전극(13) (또는 소스 전극)은 FET1과 FET2에서 공용하고 있어, 소형화에 더욱 기여하고 있다. 여기서, 게이트 폭이 400㎛ 이하라는 의미는 각 FET의 빗살 형상의 게이트 전극(17)의 게이트 폭의 총합이 각각 400㎛ 이하인 것을 말한다.
채널 영역(12)은 이온 주입에 의해 형성하지만, 이온 주입 조건에 의해 FET를 OFF 상태로 하는 데 필요한 전압인 핀치 오프 전압이 변화한다. 즉, 채널 영역에 주입하는 불순물 이온의 농도가 고농도, 혹은 이온 주입의 가속 전압이 높으면 핀치 오프 전압은 높게 되고, 불순물 농도가 저농도 혹은 가속 전압이 낮으면 핀치 오프 전압은 낮게 된다.
또한, 채널 영역(12)의 불순물 농도가 고농도, 혹은 주입 시의 가속 전압이 높으면 (채널 영역이 깊으면), Idss는 증가한다. 즉, 일반적으로는, 핀치오프 전압이 높은 채널 영역은, Idss가 크고, 송신 시에 ON 상태의 FET의 최대선형 입력 파워도 커진다. 반대로, 핀치 오프 전압이 낮은 채널 영역은 Idss가 적지만, 그 FET가 OFF 상태인 경우에 견딜 수 있는 최대선형 입력 파워는 커진다.
여기서, 도 13에, 송신측 (ON측)이 되는 큰 Idss를 갖는 FET의, 게이트 폭과 Idss 및 최대선형 입력 파워(Pout-linear)의 관계를 나타낸다.
도 13에 도시한 바와 같이, 채널 영역 형성 조건인, 불순물 농도 또는 이온 주입의 가속 전압을 컨트롤함으로써, 게이트 폭이 400㎛인 경우에 0.09A의 Idss를 확보하여, 20㏈m의 최대선형 입력 파워를 출력할 수 있는 스위칭 회로로 되어 있다. 이 값은, 블루투스(Bluetooth) (휴대 전화, 노트북형 PC, 휴대 정보 단말, 디지털 카메라, 기타 주변 기기를 무선으로 상호 접속하고, 이동 환경, 비즈니스 환경을 향상시키는 통신 사양)를 포함하는 2.4㎓대 ISMBand(Industrial Scientific and Medical frequency band)를 사용한 스펙트럼 확산 통신의 응용 분야에서의 RF 스위치로서 활용되는 것이다.
도 14는 FET1 및 FET2의 단면 구조를 도시한다. 스위치 회로의 최대선형 입력 파워는, ON측에서는 Idss에 의해 결정되고, OFF측에서는 핀치 오프 전압으로 결정되기 때문에, 이 경우, 송신측 (ON측)이 되는 FET1의 Idss를 향상시키기 위해 채널 영역의 불순물 농도를 종래보다도 고농도로 하고, 수신측 (OFF측)이 되는 FET2에서는 핀치 오프 전압을 낮게 하기 위해 종래보다도 저농도로 채널 영역을 형성한다. 이 때, 이온 주입의 가속 전압은 양 FET 모두 같게 형성하기 때문에, 실제의 채널 깊이는 거의 같은 깊이이지만, 결과적으로 FET1은 Idss 및 핀치 오프 전압이 커지고, FET2에서는 Idss 및 핀치 오프 전압이 작아지기 때문에, 도 14에서는 개념적으로 채널 영역의 깊이로 그 차를 나타낸다.
도 14의 (a)는 FET1의 단면 구조를 도시한다. GaAs 기판(11)에는 n형의 Id ss가 큰 채널 영역(12a)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 형성된다.
FET1는, 송신측 (ON측)으로서 사용하고, 최대선형 입력 파워를 얻기 위해, 불순물 농도를 높게 하여 Idss가 큰 채널 영역(12a)을 형성한다. 구체적으로는, n형을 제공하는 불순물(29Si+)을 도우즈량 4.6×1012cm-3, 가속 전압 70KeV으로 이온 주입하고, 게이트 전극 형성 전의 게이트 바로 아래의 채널 영역(12a)은 에칭하지 않는다. 이에 의해, 도 13에 도시한 바와 같이, 게이트 폭 400㎛에서 0.09A의 Idss를 얻을 수 있기 때문에, 블루투스 또는 무선 LAN 등에서 활용되는 20㏈m의 최대선형 입력 파워를 출력할 수 있다. 또한, 이 결과 FET1의 핀치 오프 전압은 2.2V로 된다.
채널 영역(12a)에는 게이트 전극(17)이 형성되고, 고농도 영역에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 형성된다. 또한, 그 위에 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 형성되고, 각 소자의 배선 등을 행하고 있다.
도 14의 (b)는 FET2의 단면 구조를 도시한다. GaAs 기판(11)에는 n형의 핀치 오프 전압이 작은 채널 영역(12b)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 형성된다.
구체적으로는, n형을 제공하는 불순물(29Si+)을 도우즈량 3.4×1012cm-3, 가속 전압 70KeV으로 이온 주입하고, 게이트 전극 형성 전의 게이트 바로 아래의 채널 영역(12b)은 에칭하지 않는다. 이에 의해, 핀치 오프 전압이 1.1V인 채널 영역(12b)이 형성되고, Idss는 0.04A로 된다.
스위치 회로에서는, 송신측 (ON측)이 출력할 수 있는 능력뿐만 아니라, 동시에 수신측 (OFF측)에서 최대선형 입력 파워에 견딜 수 있는 능력이 없으면, 신호가 누설되어, 결과적으로 회로의 최대선형 입력 파워가 저하한다. 수신측 (OFF측)에서 견딜 수 있는 최대선형 입력 파워는, 핀치 오프 전압이 관계되며, 예를 들면 상기한 스위치 회로에서는, 핀치 오프 전압을 1.1V로 설계하면 22.5㏈m의 최대선형 입력 파워까지 견딜 수 있는 FET로 된다. 스위치 회로를 통과할 수 있는 최대선형 입력 파워는 송신측 (ON측) FET의 Idss에 의해 결정되는 최대선형 입력 파워와, 수신측 (OFF측)의 핀치 오프 전압에 의해 결정되는 최대선형 입력 파워를 비교했을 때, 작은 쪽의 최대선형 입력 파워로 되기 때문에, 이 경우에는, 20㏈m의 최대선형 입력 파워를 확보할 수 있는 것으로 된다.
채널 영역(12b)에는 게이트 전극(17)이 형성되고, 고농도 영역에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 형성된다.또한, 그 위에 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 형성되고, 각 소자의 배선 등을 행하고 있다.
이와 같이 송신측 (ON측)에서는 Idss를 크게 하고, 수신측 (OFF측)에서는 핀치 오프 전압을 작게 한 2개의 FET로 이루어지는 비대칭형의 회로를 채용함으로써, 게이트 폭을 400㎛로 저감하고, 칩 사이즈를 축소하여도, 송신측 (ON측)에서는 20㏈m의 최대선형 입력 파워를 확보할 수 있고, 또한 수신측 (OFF측)에서도, 송신측 (ON측)과 동등한 최대선형 입력 파워까지 견딜 수 있는 스위치 회로를 실현할 수 있다. 이 결과, 상기한 화합물 반도체 칩의 사이즈는 0.31×0.31㎟로 할 수 있었다.
여기서, 도 15의 (a)에, FET의 게이트 길이 Lg가 0.5㎛일 때의 게이트 폭 Wg -삽입 손실(Insertion Loss)의 관계를 나타낸다.
이에 의하면, 게이트 폭 Wg을 1000㎛로부터 400㎛까지 작게 하면 0.55㏈로부터 O.6㏈로 불과 0.05㏈의 삽입 손실(Insertion Loss)로 된다. 이것은, 2.4㎓의 고주파의 입력 신호에서는, FET의 온 저항보다는 오히려 FET의 게이트 전극에 기인한 용량 성분의 영향이 크다고 생각되기 때문이다. 이 때문에 2.4㎓ 이상의 고주파에서는 FET의 온 저항보다 용량 성분이 삽입 손실(Insertion Loss)에 크게 영향을 준다고 하면, 오히려 온 저항보다는 용량 성분을 줄이는 것에 주안점을 두고 설계하는 것이 바람직하다. 즉, 종래의 설계와는 완전히 다른 발상의 전환이 필요하였다.
한편, 도 15의 (b)에 FET의 게이트 길이 Lg가 0.5㎛일 때의 게이트 폭 Wg-아이솔레이션(Isolation)의 관계를 나타낸다.
2.4㎓의 입력 신호일 때, 게이트 폭 Wg을 1000㎛로부터 400㎛까지 작게 하면 14㏈로부터 20㏈로 6.0㏈의 아이솔레이션(Isolation)이 개선된다. 즉, 아이솔레이션(Isolation)은 FET의 기생 용량에 의존하여 개선되는 것을 알 수 있다.
따라서, 2.4㎓ 이상의 고주파수대에서는, 도 15의 (a)로부터 명백한 바와 같이, 삽입 손실(Insertion Loss)이 약간 악화되는 것뿐이라는 점을 고려하면, 오히려 도 15의 (b)에 도시한 아이솔레이션(Isolation)을 우선적으로 고려하여 설계하는 쪽이 화합물 반도체 칩 사이즈를 축소할 수 있다. 즉, 2.4㎓의 입력 신호일 때 700㎛ 이하의 게이트 폭 Wg이면 16.5㏈ 이상의 아이솔레이션(Isolation)을 확보할 수가 있고, 400㎛ 이하의 게이트 폭 Wg이면 20㏈ 이상의 아이솔레이션(Isolation)을 확보할 수 있다.
여기서, 아이솔레이션(Isolation)은, 스위치 회로 장치의 한쪽, 예를 들면 송신측이 ON 상태인 경우에, 수신측 (OFF측)의 FET를 통과하는 누설 전력이다. 아이솔레이션이 게이트 폭 400㎛에서 20㏈라는 것은, 송신측 (ON측)을 통과하는 전력의 10-2배 즉, 1/100의 전력이 수신측 (OFF측)으로 누설된다는 것이다.
이와 같이, 종래의 기술에서는, FET1 (FET2도 동일)의 게이트 폭을 400㎛ 이하로 함으로써, 칩의 사이즈는 0.31×0.31㎟로 축소할 수 있다.
또한, 다른 Idss의 채널 영역 및 다른 핀치 오프 전압을 갖는 FET1 및 FET2로 이루어지는 비대칭형의 회로로 함으로써, 블루투스나 무선 LAN에서 사용되는 스위칭 회로로서 20㏈m의 신호를 출력할 수 있는 스위칭 회로를 실현하고 있다. 스위치 회로의 최대선형 입력 파워는, ON측에서는 Idss에 의해 결정되고, OFF측에서는 핀치 오프 전압으로 결정되기 때문에, 송신측 (ON측)의 FET에서는 최대선형 입력 파워를 출력하는 데 필요한 Idss를 얻을 수 있다. 또한, 저항이 저감되기 때문에 삽입 손실(Insertion Loss)도 억제할 수 있다.
한편, 수신측 (OFF측)에서는 핀치 오프 전압을 낮게 함으로써, 핀치 오프 전압과 그 게이트 쇼트 키 접합에 인가되는 역 바이어스 전압의 차(여유분)가 커져, 그 차분에 상당하는 견딜 수 있는 최대 전력이 증가한다. 즉, 비대칭형의 FET를 채용하여, 송신측 (ON측)에서 최대선형 입력 파워를 출력할 수 있고, 수신측 (OFF측)에서 최대선형 입력 파워까지 견딜 수 있기 때문에, 이 스위치 회로는 최대선형 입력 파워를 출력할 수 있게 된다.
구체적으로는, 게이트 폭 400㎛에서, 송신측 (ON측)에서는 0.09A의 Idss를 얻을 수 있기 때문에, 블루투스 또는 무선 LAN 등에서 활용되는 20㏈m의 필요최 전력을 출력할 수 있다. 한편, 수신측 (OFF측)에서는, 핀치 오프 전압이 1.1V 정도로 설계되어 있어, Ctrl 단자의 전압을 3V라고 하면, 최대 전력의 계산식에 의해 19.5 ㏈m, 실제로는 3㏈m의 여유가 있어 22.5㏈m의 최대 전력까지 견딜 수 있다. 즉, 종래의 스위치 회로는 출력 시에 20㏈m의 최대선형 입력 파워를 확보할 수 있게 된다.
그러나, 도 13에서도 알 수 있듯이, 종래의 게이트 폭 400㎛의 스위치 회로에서는, 최대선형 입력 파워가 20㏈m 정도이다. 이 값은, 전송 레이트가 높은 무선 LAN 등에서 사용되는 ISM Band 통신에서 왜곡의 요구 레벨이 엄격한 사용자에게 있어서는 다소 파워가 부족하다. 또한, 송신측 (ON측)에서는 칩 축소를 위해 게이트 폭을 작게 하고, 게다가 최대선형 입력 파워를 크게 하기 위해서, 채널 영역의 단면적을 늘려 Idss를 크게 하고 있어, 이 경우의 핀치 오프 전압은 2.2V로 되어 있다. 예를 들면 제어 단자에 3V가 인가되는 스위치 회로에서는, 채널 바로 아래의 전위는 2.6V이고, 핀치 오프 전압이 채널 바로 아래의 전위와 같게 되면 스위치 회로에는 파워가 걸리지 않게 된다. 즉, 이 이상 채널 형성 조건을 컨트롤하여 채널 영역의 단면적을 증가시키면 핀치 오프 전압도 커지게 되므로, 이 방법에 의해 Idss를 크게 하여 최대선형 입력 파워를 증가시키는 데는 한계가 있었다.
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 특성도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 특성도.
도 7은 본 발명을 설명하기 위한 특성도.
도 8은 종래예를 설명하기 위한 (a) 단면도, (b) 회로도.
도 9는 종래예를 설명하기 위한 등가 회로도.
도 10은 종래예를 설명하기 위한 회로도.
도 11은 종래예를 설명하기 위한 평면도.
도 12는 종래예를 설명하기 위한 평면도.
도 13은 종래예를 설명하기 위한 특성도.
도 14는 종래예를 설명하기 위한 단면도.
도 15는 종래예를 설명하기 위한 특성도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 11 : GaAs 기판
2, 12a, 12b : 채널 영역
3, 17 : 게이트 전극
4, 5, 13, 14, 15, 16 : 소스·드레인 전극
10 : 오믹 금속층
20 : 게이트 금속층
30 : 패드 금속층
본 발명은 상술한 여러 가지 사정을 감안하여 이루어진 것으로, 채널 영역 표면에 소스 전극, 게이트 전극, 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극을 제1 및 제2 출력 단자로 하며, 양 FET의 게이트 전극에 접속하는 제1 및 제2 제어 단자로부터 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 스위치 회로 장치에 있어서, 상기 양 FET는 각각 다른 게이트 폭을 갖는 비대칭 형상으로 하고, 상기 한쪽의 FET의 게이트 폭을 다른 쪽의 게이트 폭보다 작게 하며, 상기 다른 쪽의 FET의 Idss는 상기 한쪽의FET의 Idss보다 크게 설정하는 것을 특징으로 하는 것으로, 2.4㎓ 이상의 고주파수대에서 션트 FET를 생략하여 소정의 아이솔레이션(Isolation)을 확보하는 화합물 반도체 장치에서, 송신측 (ON측)이 되는 다른 쪽의 FET의 게이트 폭을 400㎛보다 넓게 함으로써 Idss를 증가시켜, 전송 레이트가 높은 무선 LAN에서 사용되는 22㏈m의 최대선형 파워를 입력할 수 있는 스위치 회로 장치를 실현하는 것이다.
이 때, 송신측 (ON측) FET에서는, Idss만이 최대선형 입력 파워에 관계하기 때문에, 가능한 한 채널 영역의 이온 주입 조건인 불순물 농도 및 가속 전압을 컨트롤하여, Idss를 증가시키고, 또한 게이트 폭을 수신측 (OFF측)보다 크게 함으로써 Idss를 더욱 증가시켜서, 최대선형 입력 파워를 크게 하는 것이다.
동시에, 수신측 (OFF측) FET에 대해서도, 최대선형 입력 파워에 견딜 수 있는 (신호를 누설시키지 않는) 것이 중요하다. 즉, 송신측 (ON측) FET에서 최대선형 파워를 출력할 수 있는 능력과 수신측 (OFF측)에서 그 최대선형 입력 파워에 견딜 수 있는 능력의 어느 것도 충족시키지 못하면, 결과적으로 스위치 회로로서는, 최대선형 파워를 출력할 수 없게 된다. 이에 대한 상세한 설명은 후술하지만, 수신측 (OFF측)에서는, 핀치 오프 전압을 낮게 하여 최대선형 입력 파워에 견딜 수 있는 능력을 갖게 하여, 전송 레이트가 높은 무선 LAN에 채용하는 스위치 회로로서 22㏈m의 최대선형 파워의 입력을 실현하는 것이다.
또한, 송신측 (ON측)의 게이트 폭을 500㎛로 함으로써 Idss가 증가되지만, 칩 내의 배치를 고안함으로써, 종래의 게이트 폭이 양쪽 모두 4OO㎛의 스위치 회로 장치의 칩 사이즈로 되기 때문에, 종래의 칩 사이즈이면서, 최대선형 입력 파워를증가시킬 수 있는 것이다.
이하에 본 발명의 실시예에 대하여 도 1 내지 도 7을 참조하여 설명한다.
도 1은, 본 발명의 화합물 반도체 스위치 회로 장치를 나타내는 회로도이다. 제1 FET1 및 제2 FET2의 소스 전극 (또는 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되며, 그리고 FET1 및 FET2의 드레인 전극 (또는 소스 전극)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이며, H 레벨의 신호가 인가된 측의 FET가 ON 상태로 되어, 공통 입력 단자 IN에 인가된 입력 신호를 어느 쪽이든 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 1에 도시한 회로는, 도 8의 (b)에 도시한 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로와 거의 동일한 회로 구성이지만, 크게 다른 점은 첫째로, 송신측 (ON측)이 되는 FET1의 게이트 전극의 게이트 폭 Wg1을 500㎛로 하고, 수신측 (OFF측)이 되는 FET2의 게이트 전극의 게이트 폭 Wg2을 400㎛ 이하로 설계하는 것이다. 게이트 폭 Wg1을 500㎛로 함으로써 Idss가 증가하기 때문에, 게이트 폭 400㎛에서 부족하였던 최대선형 입력 파워를 향상시킬 수 있다.
또한, 후에 상세히 설명하지만, 아이솔레이션은, 한쪽의 FET가 ON 상태로 되어 있는 경우의 OFF측에서의 누설로서, 송신측이 ON 상태인 경우는, 수신측 (OFF측)에서는 게이트 폭이 400㎛이기 때문에 종래와 같은 아이솔레이션을 확보할 수 있다. 한편, 송신측이 OFF 상태인 경우에는, 송신측의 게이트 폭이 500㎛이기 때문에 아이솔레이션이 다소 악화된다. 그러나, 송신측이 OFF 상태인 경우에는 수신측을 통과하는 전력은 0㏈m 이하로 매우 미소하기 때문에, 아이솔레이션이 다소 악화되어도 누설 전력으로서는 매우 미소한 것으로 되기 때문에 문제가 없다.
둘째로, 양 FET의 Idss 또는 핀치 오프 전압이 다른 회로로 하는 것이다. 스위치 회로의 최대선형 입력 파워는, 송신측 (ON측)에서는 Idss에 의해 결정되고, 수신측 (OFF측)에서는 핀치 오프 전압으로 결정된다. 즉, 송신측 (ON측)은, 원하는 최대선형 입력 파워를 얻기 위해서, 가능한 한 채널 영역의 이온 주입 조건을 컨트롤하여 Idss를 향상시킨 채널 영역을 형성하고, 또한 게이트 폭을 400㎛로부터 500㎛로 넓혀서 소정의 최대선형 파워를 입력할 수 있는 FET로 한다.
한편, 수신측 (OFF측)에서도, 필요 최대 전력이 걸리더라도 신호가 누설되지 않는 즉, 최대선형 입력 파워에 견딜 수 있는 설계로 할 필요가 있다. 그 상세는 후술하지만, 핀치 오프 전압을 낮게 하면 FET가 견딜 수 있는 최대선형 입력 파워를 향상시킬 수 있기 때문에, 채널 영역의 이온 주입 조건을 컨트롤하여 핀치 오프 전압이 낮은 채널 영역을 형성한다.
이와 같이 본 발명의 실시예에서는, 스위치 회로로서 최대선형 파워를 입력하기 위해서, 송신측 (ON측)의 게이트 폭을 수신측 (OFF측)보다 크게 하고, 어느 쪽의 FET도 채널 영역의 이온 주입 조건을 컨트롤하고 있다. 일반적으로는 Idss가커지면 핀치 오프 전압도 커지고, Idss가 작아지면 핀치 오프 전압이 작아지기 때문에, 양 FET의 특성이 각각 다른 비대칭형의 회로를 채용하는 것이다. 그러나, 신호 경로를 수신 경로와 송신 경로로 고정하는 스위칭 회로에서 사용하는 경우에는 아무런 문제가 없으며, 오히려 매우 효율적인 회로가 된다.
도 2는, 본 발명의 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 나타낸다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2을 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)(10)은 각 FET의 소스 전극, 드레인 전극, 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 2에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 2로부터 명백한 바와 같이, 구성부품은 FET1, FET2, 저항 R1, R2, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드만으로, 도 11에 도시한 종래의 화합물 반도체 스위치 회로 장치와 비교하면, 최소 구성 부품으로 구성되어 있다.
또한, 구부러진 저항 R1이 인접하는 간격을, 20㏈ 이상의 아이솔레이션을 확보할 수 있는 한계의 이격 거리까지 좁혀서, FET1의 게이트 전극, 소스 전극, 및 드레인 전극의 일부와 저항 R1의 전체를, FET1의 주위에 배치되는 제어 단자 Ctl-1 및 출력 단자 OUT(1)에 대응하는 패드 사이에 배치한다. FET2측과 비교하여도 명백한 바와 같이, 저항 부분의 스페이스를 활용하여 저항 R1 전체와 FET1의 일부를 배치함으로써, 게이트 폭이 500㎛이지만, 게이트 폭 400㎛의 FET2와 동일 면적에 배치가 가능해진다. 즉, 종래의 양 FET 모두 400㎛의 게이트 폭의 FET를 채용한 스위치 회로와 동일 칩 사이즈로 할 수 있는 것이다.
도 3에는, 도 2에 도시한 FET의 부분을 확대한 평면도를 도시한다. 도 3의 (a)에는 FET1를 도시하고, 도 3의 (b)에는 FET2를 도시한다. 일점쇄선으로 둘러싸인 직사각형 형상의 영역이 GaAs 기판(11)에 형성되는 채널 영역(12)이다. 좌측으로부터 연장되는 빗살 형상의 2개의 제3층째의 패드 금속층(30)이 출력 단자 OUT(1)에 접속되는 소스 전극(13)(혹은 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한, 우측으로부터 연장되는 빗살 형상의 2개의 제3층째의 패드 금속층(30)이 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16)(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 위에 빗살 형상으로 배치되어 있다. 또한, 저항의 배치를 고안함으로써, 게이트 폭이 500㎛과 400㎛의 FET를 갖는 스위치 회로이지만, FET의 게이트 폭이 각각 400㎛인 경우의 칩 사이즈로 할 수 있다.
채널 영역(12)은 이온 주입에 의해 형성하지만, 이온 주입 조건에 의해 FET를 OFF 상태로 하기 위해 필요한 전압인 핀치 오프 전압이 변화한다. 즉, 채널 영역에 주입하는 불순물 이온의 농도가 고농도, 혹은 이온 주입의 가속 전압이 높으면 핀치 오프 전압은 높게 되고, 불순물 농도가 저농도 혹은 가속 전압이 낮으면 핀치 오프 전압은 낮게 된다.
또한, 채널 영역(12)의 불순물 농도가 고농도, 혹은 주입 시의 가속 전압이 높으면(채널 영역이 깊으면), Idss는 증가한다. 즉, 일반적으로는, 핀치 오프 전압이 높은 채널 영역은, Idss가 크고, 송신 시에 ON 상태의 FET의 필요 최대 전력도 커진다. 반대로, 핀치 오프 전압이 낮은 채널 영역은 Idss가 적지만, 그 FET가 OFF 상태인 경우에 견딜 수 있는 필요 최대 전력은 커진다.
여기서, 도 4에, 본 발명의 송신측 (ON측)으로 되는 큰 Idss를 갖는 FET의, 게이트 폭과, Idss 및 필요 최대 전력(Pout-linear)의 관계를 나타낸다.
본 발명의 실시예에서는 채널 영역의 불순물 농도를 고농도로 형성하고, 게이트 폭을 500㎛로 함으로써 Idss를 더욱 향상시킨다. 도 4에 도시한 바와 같이 게이트 폭이 500㎛인 경우에 0.12A의 Idss를 확보할 수 있어, 22㏈m의 최대선형 파워를 입력할 수 있는 스위칭 회로를 실현한다.
도 5는 FET1 및 FET2의 단면 구조를 도시한다. 스위치 회로의 최대선형 입력 파워는, ON측에서는 Idss에 의해 결정되고, OFF측에서는 핀치 오프 전압으로 결정되기 때문에, 본 발명의 실시예에서는, 송신측 (ON측)으로 되는 FET1의 Idss를 향상시키기 위해 채널 영역의 불순물 농도를 고농도로 형성한다. 그러나, 핀치 오프 전압이 게이트 바로 아래의 채널 전위(2.6V)에 도달하게 되면 파워가 걸리지 않게 된다. 즉, 채널 영역의 불순물 농도를 높여 Idss를 증가시키는 데도 한계가 있기 때문에, 게이트 폭을 크게 하여 Idss를 더욱 향상시키는 것이다.
수신측 (OFF측)으로 되는 FET2에서는 핀치 오프 전압을 낮게 하기 위해 송신측보다도 저농도로 채널 영역을 형성한다. 이 때, 이온 주입의 가속 전압은 양 FET모두 같게 형성하기 때문에, 실제의 채널 깊이는 거의 같은 깊이이지만, 결과적으로 FET1은 Idss 및 핀치 오프 전압이 커지고, FET2에서는 Idss 및 핀치 오프 전압이 작아지기 때문에, 도 5에서는 개념적으로 채널 영역의 깊이로 그 차를 나타낸다.
도 5의 (a)는, FET1의 단면 구조를 도시한다. GaAs 기판(11)에는 n형의 Idss가 큰 채널 영역(12a)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 형성된다.
FET1은 송신측 (ON측)으로서 사용하고, 최대선형 입력 파워를 얻기 위해, 불순물 농도를 높게하여 Idss가 큰 채널 영역(12a)을 형성한다. 구체적으로는, n형을 제공하는 불순물(29Si+)을 도우즈량 4.6×1012cm-3, 가속 전압 70KeV으로 이온 주입하고, 게이트 전극 형성 전의 게이트 바로 아래의 채널 영역(12a)은 에칭하지 않는다. 이에 의해, 도 4에 도시한 바와 같이, 게이트 폭 500㎛에서 0.12A의 Idss를 얻을 수 있기 때문에, 전송 레이트가 높은 무선 LAN 등에 활용되는 22㏈m의 최대선형 파워를 입력하는 것이 가능하다. 또한, 그 결과 FET1의 핀치 오프 전압은 2.2V로 된다.
채널 영역(12a)에는 게이트 전극(17)이 형성되고, 고농도 영역에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 형성된다. 또한, 그 위에 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 형성되고, 각 소자의 배선 등을 행하고 있다.
도 5의 (b)는 FET2의 단면 구조를 도시한다. GaAs 기판(11)에는 n형의 핀치 오프 전압이 작은 채널 영역(12b)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 형성된다.
구체적으로는, n형을 제공하는 불순물(29Si+)을 도우즈량 3.4×1012cm-3, 가속 전압 70KeV으로 이온 주입하고, 게이트 전극 형성 전의 게이트 바로 아래의 채널 영역(12b)은 에칭하지 않는다. 이에 의해, 핀치 오프 전압이 1.1V인 채널 영역(12b)이 형성되고, Idss는 0.04A로 된다.
스위치 회로에서는, 송신측 (ON측)에 입력할 수 있는 능력뿐만 아니라, 동시에 수신측 (OFF측)에서 최대선형 입력 파워에 견딜 수 있는 능력이 없으면, 신호가 누설되어, 결과적으로 회로의 필요 최대 전력이 저하된다. 수신측 (OFF측)에서 견딜 수 있는 최대선형 입력 파워는 핀치 오프 전압이 관계되며, 그 식을 다음과 같이 표현한다.
Pout-linear=10log((Vmax2/8R)×1000) [㏈m]
예를 들면, 송신측 (ON측)의 제어 단자 Ctl-1에 제어 신호 3V를 인가하면,고정 전위량으로서 0.4V 감소하고, 수신측 (OFF측) FET의 게이트 쇼트 키 접합에 2.6V분의 역 바이어스가 걸려, 공핍층이 넓어진다. 수신측 FET의 핀치 오프 전압은 1.1V로 형성하였기 때문에, 게이트 바로 아래의 채널 전위에 대하여, 1.1V의 역 바이어스 이상의 게이트 전압을 거는 것에 의해 수신측 (OFF측) FET를 핀치 오프할 수 있다. 그 때문에, 수신측 (OFF측) FET를 핀치 오프시키는 전압으로서 1.5(2.6-1.1)V의 여유가 생겨, 이 여유분을 기초로 상기 식으로부터 산출한 전력을 최대로 하는 전력까지, 수신측 (OFF측) FET에서는 견딜 수 있다.
구체적으로는, 여유분의 1.5V는 Vmax/4에 대응하는 값이기 때문에, 상기 식에 Vmax=1.5×4, R=50Ω을 대입하여 계산하면 그 필요 최대 전력은 19.5㏈m로 된다.
여기서, 계산 결과에서는 19.5㏈m이지만, 실제로는 상기 식보다 3㏈m 정도의 여유가 있으므로, 핀치 오프 전압을 1.1V로 설계하면 22.5㏈m의 최대선형 입력 파워까지 견딜 수 있는 FET로 된다. 스위치 회로를 통과할 수 있는 최대선형 입력 파워는 송신측 (ON측) FET의 Idss에 의해 결정되는 최대선형 입력 파워와, 수신측 (OFF측)의 핀치 오프 전압에 따라 결정되는 최대선형 입력 파워를 비교했을 때, 작은 쪽의 최대선형 입력 파워로 되기 때문에, 본 발명의 실시예에서는, 22㏈m를 확보할 수 있는 것으로 된다.
채널 영역(12b)에는 게이트 전극(17)이 형성되고, 고농도 영역에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 형성된다. 또한 그 위에 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 형성되고, 각 소자의 배선 등을 행하고 있다.
이와 같이 송신측 (ON측)에서는 게이트 폭을 크게 함으로써 Idss를 크게 하고, 수신측 (OFF측)에서는 핀치 오프 전압을 작게 한 2개의 FET로 이루어지는 비대칭형의 회로를 채용함으로써, 칩 사이즈를 축소하여도, 송신측 (ON측)에서는 전송레이트가 높은 무선 LAN에서 사용할 수 있는 22㏈m의 최대선형 입력 파워를 확보할 수 있으며, 또한 수신측 (OFF측)에서도, 송신측 (ON측)과 동등한 최대선형 입력 파워까지 견딜 수 있는 스위치 회로를 실현할 수 있다.
여기서, 송신측이 OFF 상태, 수신측이 ON 상태인 경우에 대하여 설명한다. 상술한 바와 같이, 스위치 회로의 필요 최대 전력은, ON측에서는 Idss에 의해 결정되고, OFF측에서는 핀치 오프 전압으로 결정된다. 우선, 송신측 (OFF측)에서는 핀치 오프 전압 2.2V에 의해 필요 최대 전력을 계산하면 8.1㏈m로 된다. 다음에 수신측 (ON측)에서는 Idss가 0.04A이기 때문에, 이 값에 의해 필요 최대 전력을 계산하면 13.7㏈m로 된다. 스위치 회로를 통과할 수 있는 필요 최대 전력은, ON측, OFF측 양 FET를 비교하여 작은 쪽의 필요 최대 전력으로 결정하기 때문에, 이 경우에는 8.1㏈m로 된다. 수신에 필요한 최대 전력은 0㏈m 이하이기 때문에, 스위치 회로가 8.1㏈m까지 통과할 수 있는(견디는) 능력이 있으면 충분하다.
이들 2개의 FET를 형성하기 위해서, 한쪽에서는 Idss를 증가시키고, 다른 쪽에서는 핀치 오프 전압을 낮게 하기 때문에, 이온 주입 조건이 다르다. 그 때문에 이온 주입의 공정만을 2회 행하고, 그 이외는 동일 공정으로 형성한다. 또한, FET1 및 FET2의 Idss 및 핀치 오프 전압은 비대칭이며 또한 원하는 값이 얻어지면되며, 이온 주입 조건은 앞에서 설명한 조건에 한정되지 않는다.
구체적으로는, 도 2에 실제의 패턴을 도시한 본 발명의 화합물 반도체 스위치 회로 장치에서는, 게이트 길이 Lg를 0.5㎛, 게이트 폭 Wg을 500㎛, 400㎛, 핀치 오프 전압을 각각 2.2V, 1.1V로 설계하였다. 이 회로 장치에서, 게이트 폭 500㎛, 입력 신호가 2.4㎓의 게이트 폭 Wg-삽입 손실(Insertion Loss)의 관계를 도 6의 (a)에, 게이트 폭 Wg-아이솔레이션(Isolation)의 관계를 도 6의 (b)에 도시한다.
도 6의 (a)에 의하면, 송신측 FET의 게이트 폭을 500㎛로 함으로써 삽입 손실(InsertionLoss)이 0.55㏈로 되어 있고, 송신측 ON 상태, 수신측 OFF 상태에서의 아이솔레이션(Isolation)이 20dB, 송신측 OFF 상태, 수신측 ON 상태에서의 아이솔레이션이 19㏈로 되어 있다.
아이솔레이션은, 한쪽의 FET가 ON 상태인 경우의 OFF측에서의 누설로서, 송신측이 ON 상태에서는, 수신측 (OFF측)으로 되는 FET에서는 게이트 폭이 400이므로, 아이솔레이션은 20㏈이다. 이것은, 송신측 (ON측)을 통과하는 전력의 1O-2배 즉, 1/1O0의 누설 전력이 있다는 의미이다.
한편, 송신측이 OFF 상태에서는, 송신측 FET는 그 게이트 길이를 400㎛로부터 500㎛로 하고 있기 때문에, 아이솔레이션은 다소 악화되고, 19㏈ 즉, 수신측을 통과하는 전력의 10-1.9배의 전력이 누설되게 된다. 그러나, 수신측을 통과하는 전력은 원래 0㏈m 이하로 미소한 것이기 때문에, 이 정도의 아이솔레이션의 악화는 큰 문제로는 되지 않는다.
본 발명의 특징은, 첫째로, 스위치 회로의 FET1의 게이트 폭을 500㎛, FET2의 게이트 폭을 400㎛ 이하로 하고, 또한 채널 형성 조건을 컨트롤하여 22㏈m의 최대선형 입력 파워를 얻는 것이다. 이에 따라, 종래의 양 FET의 게이트 폭이 400㎛인 스위치 회로 장치에서는 파워가 부족하였던, 높은 전송 레이트의 무선 LAN 제품을 생산 판매하는 사용자에게 대해서도 원하는 스위치 IC를 제공할 수 있다.
둘째로, 본 발명의 실시예에 따르면, 저항의 배치를 고안함으로써, 종래 게이트 폭이 각각 400㎛의 FET를 이용한 스위치 회로의 칩 사이즈와 동일한 크기로 배치할 수 있다. 즉, 도 2에 도시한 FET1은 일점쇄선으로 둘러싸인 직사각형 형태의 채널 영역(12a)에, FET2는 채널 영역(12b)에 형성된다. 종래에는 저항 R1이 배치되는 제어 단자 Ctl-1의 패드와 출력 단자 OUT1의 패드 사이에 불필요한 스페이스가 있었기 때문에, 구부러진 저항 R1이 상호 인접하는 거리를, 20㏈ 이상의 아이솔레이션을 확보할 수 있는 한계의 이격 거리까지 축소하고, 그 부분에 FET1의 빗살의 일부를 배치함으로써, 종래와 동일한 칩 사이즈로 한쪽의 게이트 폭을 500㎛로 넓히는 것이 가능해지며, 구체적으로는, 본 발명의 화합물 반도체 칩의 사이즈는 0.31×0.31㎟ 할 수 있었다.
셋째로, Idss가 다른 채널 영역 및 다른 핀치 오프 전압을 갖는 FET1 및 FET2로 이루어지는 비대칭형의 회로로 하는 것이다. 스위치 회로의 최대선형 입력 파워는, ON측에서는 Idss에 의해 결정되며, OFF측에서는 핀치 오프 전압으로 결정되기 때문에, 송신측 (ON측)의 FET에서는 최대선형 파워를 입력하는 데 필요한 Idss를 얻을 수 있다. 또한, 저항이 저감되기 때문에 삽입 손실(Insertion Loss)도 억제할 수 있다. 한편, 수신측 (OFF측)에서는 핀치 오프 전압을 낮게 함으로써, 게이트 쇼트 키 접합의 역 바이어스와 핀치 오프 전압에 의한 차(여유분)가 커져, 그 차분에 상당하는 견딜 수 있는 최대선형 입력 파워가 증가한다. 즉, 비대칭형의 FET를 채용하여, 송신측 (ON측)에서 전송 레이트가 높은 무선 LAN 등에서 사용할 수 있는 소정의 최대선형 파워를 입력할 수 있고, 수신측 (OFF측)에서 그 소정의 최대선형 입력 파워까지 견딜 수 있다.
구체적으로는, 게이트 폭 500㎛에서, 송신측 (ON측)에서는 0.12A의 Idss를 얻을 수 있기 때문에, 전송 레이트가 높은 무선 LAN 등에서 활용되는 22㏈m의 최대선형 파워를 입력할 수 있다. 한편, 수신측 (OFF측)에서는, 핀치 오프 전압이 1.1V 정도로 설계되어 있어, Ctrl 단자의 전압을 3V로 하면, 최대선형 입력 파워의 계산식에 의해 19.5㏈m, 실제로는 3㏈m의 여유가 있어 22.5㏈m의 최대선형 입력 파워까지 견딜 수 있다. 즉, 본 발명의 스위치 회로는 22㏈m의 최대선형 입력 파워를 확보할 수 있게 된다.
또한, 본 발명의 FET이면, 송신측이 OFF 상태, 수신측이 ON 상태인 경우에는 스위치 회로의 필요 최대 전력은 8.1㏈m이기 때문에, 0㏈m 이하의 수신 신호를 수신하기에는 충분하다.
또한, 도 6의 (a)에 도시하는 바와 같이, 송신측의 삽입 손실(Insertion Loss)이, 게이트 폭을 500㎛으로 함으로써, 0.6㏈ 정도가 0.55㏈로 저감되고, 송신측이 ON 상태, 수신측이 OFF 상태에서의 아이솔레이션이 20㏈, 송신측이 OFF 상태, 수신측 ON 상태에서의 아이솔레이션이 19㏈로 되어 있다. 아이솔레이션은 송신측이 ON 상태에서, 종래와 동일하며, 송신측이 OFF 상태에서는 다소 악화되지만, 그 경우 수신측을 통과하는 전력은 미소한 것이기 때문에, 큰 문제로 되지 않는다. 또한, Idss가 증가함으로써, 종래에 비하여 저항을 저감할 수 있어, 종래 8Ω 정도였던 저항은 6.6Ω 정도로 된다.
또한, 도 4에 도시한 바와 같이, 최대선형 입력 파워는 22㏈m을 확보할 수 있기 때문에, 칩의 축소와 필요 최대 전력을 출력할 수 있는 능력을 겸비하고, 소정의 아이솔레이션(Isolation)을 확보할 수 있고, 또한 저항값을 억제하여 삽입 손실(Insertion Loss)을 저감할 수 있는 고성능의 FET를 실현할 수 있었다.
따라서 이러한 특성은 전송 레이트가 높은 2.4㎓대 ISMBand(Industri al Scientific and Medical frequency band)를 사용한 스펙트럼 확산 통신의 응용 분야에서의 RF 스위치로서 활용할 수 있다.
또한, 본 발명의 화합물 반도체 스위치 회로 장치에서는 수많은 회로 특성의 개선을 도모할 수 있었다. 첫째로, 고주파 입력 전력에 대한 스위치에서의 반사를 나타내는 전압 정재파비 VSWR(Voltage Standing-Wave Ratio)는, 1.1∼1.2를 실현하였다. VSWR은 고주파 전송 선로 중의 불연속 부분에서 발생하는 반사파와 입력파의 사이에서 발생하는 전압 정재파의 최대값과 최소값의 비를 나타내며, 이상 상태에서는 VSWR=1로 반사 0을 의미한다. 션트 FET를 갖는 종래의 화합물 반도체 스위치 회로 장치에서는, VSWR=1.4 정도로, 본 발명에서는 전압 정재파비의 대폭적인 개선이 이루어졌다. 그 이유는, 본 발명의 화합물 반도체 스위치 회로 장치에서는 고주파 전송 선로 중에 스위치용의 FET1 및 FET2밖에 없고, 회로적으로는 심플하고디바이스적으로 매우 작은 사이즈의 FET밖에 없다는 점에 따른 것이다.
둘째로, 고주파 입력 신호에 대한 출력 신호의 왜곡 레벨을 나타내는 선형성 특성은, 송신측 (ON측)에서 PIN1㏈로서 30㏈m을 실현하고 있다. 도 7은 입출력 전력의 선형성 특성을 나타낸다. 입출력 전력비는 이상적으로는 1이 되지만, 삽입 손실(Insertion Loss)이 있기 때문에 그 만큼 출력 전력이 감소한다. 입력 전력이 커지면 출력 전력이 왜곡되기 때문에, 입력 전력에 대하여 출력 전력이 선형 영역의 삽입 손실(Insertion Loss) +1㏈ 내려 가는 점이 PIN1㏈로서 표시된다. 션트 FET가 있는 화합물 반도체 스위치 회로 장치에서는 PIN㏈은 26㏈m이지만, 션트 FET가 없는 본 발명의 화합물 반도체 스위치 회로 장치에서는 30㏈m이며, 약 4㏈ 이상의 개선을 도모할 수 있다. 그 이유는, 션트 FET가 있는 경우에는 오프된 스위치용과 션트용의 FET의 핀치 오프 전압의 영향을 상승적으로 받는 것에 반하여 션트 FET가 없는 본 발명의 경우에는 오프된 스위치용의 FET만의 영향만을 받기 때문이다. 또한, 수신측 (OFF측)에서는, PIN1㏈이 30㏈m을 밑돌지만, 수신 신호가 작기 때문에 문제는 없다.
이상에서 상술한 바와 같이, 본 발명에 따르면 이하와 같은 다양한 효과가 얻어진다.
첫째로, 2.4㎓ 이상의 고주파수대에서 션트 FET를 생략하여 아이솔레이션(Isolation)을 확보하는 설계에 주안점을 두고, 스위치에 이용하는FET1 및 FET2의 게이트 전극의 게이트 폭 Wg을 각각 400㎛ 이하, 500㎛로 설계한 것이다. 이 결과, 스위치에 이용하는 FET1 및 FET2의 사이즈가 작게 되고, 또한 저항값을 억제함으로써 삽입 손실(Insertion Loss)을 종래보다도 저감하여, 아이솔레이션(Isolation)을 확보할 수 있는 이점을 얻을 수 있다.
둘째로, 본 발명의 화합물 반도체 스위치 회로는, FET1 및 FET2를 다른 Idss 및 다른 핀치 오프 전압을 갖는 비대칭형으로 함으로써, FET1에서는 최대선형 입력 파워인 22㏈m을 확보할 수 있고, FET2에서는 22.5㏈m의 전력까지 견딜 수 있기 때문에, 게이트 폭 Wg이 400㎛, 500㎛이면서, 22㏈m의 최대선형 파워를 입력할 수 있는 이점을 갖는다.
셋째로, 본 발명의 화합물 반도체 스위치 회로 장치에서는 션트 FET를 생략하는 설계가 가능하게 되었기 때문에, 구성 부품은 FET1, FET2, 저항 R1, R2, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드만 으로, 종래의 화합물 반도체 스위치 회로 장치에 비하면, 최소 구성 부품으로 구성할 수 있는 이점을 갖는다.
넷째로, 상술한 바와 같이 최소 구성 부품으로 되고, 또한 구부러진 저항의 인접하는 거리를 축소하여, 그 부분에 FET의 빗살의 일부를 배치함으로써, 종래와 동일한 칩 사이즈로 한쪽의 게이트 폭을 500㎛로 넓히는 것이 가능하게 되었다. 즉, 구체적으로는, 본 발명의 화합물 반도체 칩의 사이즈는 0.31×0.31㎟로 할 수 있고, 각각 게이트 폭이 400㎛인 FET를 채용한 스위치 회로와 동일 칩 사이즈로 실현할 수 있기 때문에, 실리콘 반도체 칩과의 가격 경쟁력도 크게 향상할 수 있다.따라서, 종래의 소형 패키지 (MCP6 크기 2.1㎜×2.0㎜×0.9㎜)보다 더욱 소형 패키지 (SMCP6 크기 1.6㎜×1.6㎜×0.75㎜)에 실장이 가능하게 되었다.
다섯째로, 삽입 손실(Insertion Loss)을, 종래와 비교하여 저감할 수 있기 때문에, 션트 FET를 생략하여도 아이솔레이션(Isolation)을 확보할 수 있는 설계가 가능하게 되었다. 예를 들면, 3㎓의 입력 신호이고 게이트 폭 300㎛에서도, 션트 FET 없이도 충분히 아이솔레이션(Isolation)을 확보할 수 있다.
여섯째로, 본 발명의 화합물 반도체 스위치 회로 장치에서는, 고주파 입력 전력에 대한 스위치에서의 반사를 나타내는 전압 정재파비 VSWR(Voltage Standing-Wave Ratio)를 1.1∼1.2로 실현할 수 있어, 반사가 적은 스위치를 제공할 수 있다.
일곱째로, 본 발명의 화합물 반도체 스위치 회로 장치에서는, 고주파 입력 신호에 대한 출력 신호의 왜곡 레벨을 나타내는 선형성 특성 PIN1㏈를 30㏈m로 향상할 수 있어, 스위치의 선형성 특성을 크게 개선할 수 있다.

Claims (12)

  1. 채널 영역 표면에 소스 전극, 게이트 전극, 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극을 제1 및 제2 출력 단자로 하며, 양 FET의 게이트 전극에 접속하는 제1 및 제2 제어 단자로부터 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 스위치 회로 장치에 있어서,
    상기 양 FET은 각각 다른 게이트 폭을 갖는 비대칭형으로 하고, 상기 한쪽의 FET의 게이트 폭을 다른 쪽의 FET의 게이트 폭보다 작게 하고, 상기 다른 쪽의 FET의 Idss는 상기 한쪽의 FET의 Idss보다 크게 설정하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  2. 채널 영역 표면에 소스 전극, 게이트 전극, 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극을 제1 및 제2 출력 단자로 하며, 양 FET의 게이트 전극에 접속하는 제1 및 제2 제어 단자로부터 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 스위치 회로 장치에 있어서,
    상기 한쪽의 FET의 게이트 폭을 400㎛ 이하로 하고, 다른 쪽의 FET의 게이트폭을 400㎛보다 크게 하며, 또한 한쪽의 상기 FET의 Idss를 다른 쪽의 FET의 Idss 보다도 작게 하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 양 FET는 상기 채널 영역에 쇼트키 접촉하는 게이트 전극과, 상기 채널 영역에 오믹 접촉하는 소스 및 드레인 전극을 포함하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  4. 채널 영역 표면에 쇼트키 접촉하는 게이트 전극과, 상기 채널 영역에 오믹 접촉하는 소스 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극을 제1 및 제2 출력 단자로 하며, 양 FET의 게이트 전극에 접속하는 제1 및 제2 제어 단자로부터 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 스위치 회로 장치에 있어서,
    상기 한쪽의 FET의 게이트 폭을 400㎛ 이하로 하고, 다른 쪽의 FET의 게이트 폭을 400㎛보다 크게 하고, 또한 한쪽의 FET의 Idss를 다른 쪽의 FET의 Idss보다도 작게 하며, 상기 한쪽의 FET의 핀치 오프 전압을 상기 다른 쪽의 FET의 핀치 오프 전압보다도 작게 하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  5. 제4항에 있어서,
    상기 다른 쪽의 FET는 채널 영역의 이온 주입 조건을 컨트롤하고, 또한 게이트 폭을 크게 하여 Idss를 증가시켜서, 소정의 최대선형 입력 파워를 얻는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  6. 제4항에 있어서,
    상기 Idss가 큰 FET에 소정의 최대선형 입력 파워를 통과시킬 때, 상기 핀치 오프 전압이 낮은 FET는 핀치 오프 전압과 그 게이트 쇼트키 접합에 인가되는 역 바이어스 전압의 차를 크게 함으로써 상기 소정의 최대선형 입력 파워에 견딜 수 있는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  7. 제1항, 제2항, 또는 제4항에 있어서,
    상기 한쪽의 FET를 상기 신호 경로의 수신측에서 이용하고, 상기 다른 쪽의 FET를 상기 신호 경로의 송신측에서 이용하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  8. 제1항, 제2항, 또는 제4항에 있어서,
    상기 게이트 폭이 큰 FET의 게이트 전극 및 제1 제어 단자를 접속하는 접속 수단의 전부와, 상기 게이트 폭이 큰 FET의 일부를, 상기 게이트 폭이 큰 FET의 주위에 배치된 상기 제1 제어 단자 및 상기 제1 출력 단자에 대응하는 패드의 사이에배치하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  9. 제1항, 제2항, 또는 제4항에 있어서,
    상기 게이트 폭이 큰 FET에 22㏈m의 최대선형 파워를 입력할 수 있는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  10. 제1항, 제2항, 또는 제4항에 있어서,
    상기 양 FET는, 각각 다른 불순물 농도의 채널 영역을 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  11. 제1항, 제2항, 또는 제4항에 있어서,
    상기 양 FET는, 각각 깊이가 다른 채널 영역을 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  12. 제1항, 제2항, 또는 제4항에 있어서,
    반 절연성 기판으로서 GaAs 기판을 이용하고, 그 표면에 상기 채널 영역을 형성하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
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