KR20020088669A - 반도체칩의 스택킹 구조 및 그 방법 - Google Patents

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Abstract

이 발명은 반도체칩의 스택킹 구조 및 그 방법에 관한 것으로, 스택된 반도체칩의 전체적인 두께를 최소화하면서도 다양한 종류 및 크기의 반도체칩을 스택할 수 있도록, 다수의 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 표면에 접착되어 있으며, 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 제1도전성와이어와; 상기 제1반도체칩의 제2면에 일정두께로 도포된 제1접착제와; 상기 제1접착제 상면에 일정두께로 도포된 제2접착제와; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제2접착제에 상기 제1면이 접착된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 연결하는 제2도전성와이어를 포함하여 이루어진 것을 특징으로 함.

Description

반도체칩의 스택킹 구조 및 그 방법{Stacking structure of semiconductor chip and its method}
본 발명은 반도체칩의 스택킹 구조 및 그 방법에 관한 것으로, 더욱 상세하게 설명하면 스택된 반도체칩의 전체적인 스택 두께를 최소화하면서도 다양한 종류 및 크기의 반도체칩을 스택할 수 있는 반도체칩의 스택킹 구조 및 그 방법에 관한 것이다.
최근에는 반도체패키지의 주요 구성 요소인 반도체칩을 다수 스택함으로써, 전체적인 반도체패키지의 기능 및 성능을 극대화하기 위한 시도가 끊임없이 이루어지고 있다. 예를 들면 32MB 플래시 메모리칩과 4MB SRAM(Static RAM)칩의 조합, 로직칩과 플래시 메모리칩의 조합, 또는 디지털칩과 아날로그칩의 조합, DSP(Digital Signal Processor)와 플래시 메모리칩의 조합 등에 의해 그 반도체패키지의 다기능화 및 고성능화를 유도하고 있다. 또한, 상기와 같이 반도체칩이 스택된 반도체패키지는 그 차지하는 부피가 적으면서 높은 메모리 밀도를 충족시킬 수 있기 때문에, 셀룰러폰, PDA, 캠코더, PC, 라우터 그리고 그 밖의 휴대용 제품들에 많이 사용되는 추세에 있다.
상기와 같은 장점을 갖는 일반적인 반도체칩의 스택 구조 및 방법을 첨부된 도1a 및 도1b를 참조하여 설명하면 다음과 같다.
먼저 도1a의 스택킹 구조(11')에 도시된 바와 같이 각종 섭스트레이트(7')(예를 들면, 인쇄회로기판, 써킷필름, 써킷테이프, 리드프레임 등등)의 상면 중앙에는, 제2면(1b') 둘레에 다수의 입출력패드(1c')가 형성된 제1반도체칩(1')(엣지패드형(Edge Pad Type) 반도체칩)중 제1면(1a')이 접착제(4')로 접착되어 있다. 또한, 상기 제1반도체칩(1')의 제2면(2b') 중앙에는 접착제(4')로 제2반도체칩(2')의 제1면(2a')이 접착되어 있다. 물론, 상기 제2반도체칩(2') 역시 제2면(2b') 둘레에 다수의 입출력패드(2c')가 형성되어 있다. 즉, 엣지패드형 반도체칩이다.
상기와 같은 반도체칩의 스택 구조(11')는 상기 제1반도체칩(1')의 입출력패드(1c')에 제1도전성와이어(5')를 용이하게 본딩할 수 있도록, 또는 상기 제1도전성와이어(5')와 제2반도체칩(2')이 상호 간섭 및 쇼트(Short)되지 않도록 상기 제2반도체칩(2')의 크기가 상기 제1반도체칩(1')의 크기보다 반듯이 작아야 하는 제한이 있다. 즉, 상기 제1반도체칩(1')의 입출력패드(1c') 안쪽으로만 제2반도체칩(2')이 위치되어야 함으로써, 동일한 크기의 반도체칩을 스택할 수 없는 단점이 있다.
더불어, 상기 반도체칩의 스택 구조(11')는 제1반도체칩(1')으로서 입출력패드(1c')가 모두 제2면(1b') 둘레에 형성된 엣지패드형 반도체칩만을 채택할 수 있고, 입출력패드가 제2면(1b') 중앙에 형성된 센터패드형(Center Pad Type) 반도체칩은 채택할 수 없는 단점이 있다. 물론, 상기 제2반도체칩(2')은 센터패드형 반도체칩을 채택할 수 있다.
도면중 미설부호 6'는 제2반도체칩(2')의 입출력패드(2c')와섭스트레이트(7')의 회로패턴(도시되지 않음)을 상호 연결하는 제2도전성와이어이다.
한편, 동일한 크기의 반도체칩을 다수 스택하기 위해 도1b에 도시한 스택킹 구조(12')가 개발되었다.
도1b를 참조하면, 상기 제1반도체칩(1')의 입출력패드(1c')에 본딩된 제1도전성와이어(5')가 상기 제2반도체칩(2')의 제1면(2a')에 간섭 및 쇼트되지 않도록, 상기 제1반도체칩(1')의 제2면(1b')과 상기 제2반도체칩(2')의 제1면(2a') 사이에 일정두께의 스페이서(3')(Spacer)가 더 개재되어야 하는 단점이 있다.
상기와 같은 스페이서가 개재된 반도체패키지는 미국특허 번호 5,323,060, 일본특허공개공보 특개평1-99248, 특개평5-109975에 상세하게 설명되어 있다.
그러나, 이러한 스택 구조(12')는 상기 제1반도체칩(1')의 제2면(1b')과 제2반도체칩(2')의 제1면(2a') 사이에 일정 두께를 갖는 스페이서(3')가 개재됨으로써, 전체적인 반도체칩의 스택 두께가 대단히 두꺼워지는 단점이 있다.
즉, 상기 스페이서(3')의 두께는 통상 상기 제1도전성와이어(5')가 갖는 루프하이트 LH 보다 대략 2배 정도 더 두꺼운 것을 사용하여야 한다. 다시 말하면, 도1b에 도시된 바와 같이 제1도전성와이어(5')의 최상단 만곡 지점으로부터 제2반도체칩(2')의 제1면(2a')까지의 높이 H는 제1도전성와이어(5')의 루프하이트 LH에 해당하는 높이와 같을 정도로 형성해야 한다. 이는 제1도전성와이어(5')에 형성된 루프하이트의 오차 및 스페이서(3')의 두께 오차 및 스페이서(3')가 갖는 탄성을고려하여 설계된 기준이다.
참고로, 상기 제1도전성와이어(5')가 노말본딩(Normal Bonding; 도전성와이어의 일단이 반도체칩의 입출력패드에 1차로 볼본딩(Ball Bonding)되고, 그 도전성와이어의 타단이 섭스트레이트에 2차로 스티치본딩(Stitch Bonding)되는 형태) 형태로 되어 있을 경우, 상기 LH는 대략 100㎛ 이상으로서, 상기 스페이서(3')의 총 두께는 적어도 200㎛ 이상이 되어야 한다.
또한, 상기 제1도전성와이어(5')의 루프하이트 오차 및 스페이서(3')의 두께 오차가 클 경우, 상기 제1도전성와이어(5')는 상기 제2반도체칩(2')의 제1면(2a')과 간섭 및 쇼트되는 문제가 있다.
더불어, 상기와 같은 스택킹 구조는 다양한 크기의 반도체칩을 상,하로 스택할 수는 있어도, 제1반도체칩(1')으로서 센터패드형이 채택될 수 없기 때문에, 다양한 종류의 반도체칩을 스택할 수 없는 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 스택된 반도체칩의 전체적인 스택 두께를 최소화하면서도 다양한 종류 및 크기의 반도체칩을 스택할 수 있는 반도체칩의 스택킹 구조 및 그 방법을 제공하는데 있다.
도1a 및 도1b는 종래 기술에 의한 반도체칩의 스택킹 구조를 도시한 단면도이다.
도2a 내지 도2c는 본 발명에 의한 반도체칩의 스택킹 구조를 도시한 단면도이다.
도3은 본 발명에 의한 반도체칩의 스택킹 구조를 이용한 반도체패키지의 일례를 도시한 단면도이다.
도4a 내지 도4f는 본 발명에 의한 반도체칩의 스택킹 방법을 순차 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
11,12; 본 발명에 의한 반도체칩의 스택킹 구조
1; 제1반도체칩1c; 입출력패드
2; 제2반도체칩2c; 입출력패드
3; 접착제3a,3b; 제1접착제, 제2접착제
4; 제1도전성와이어5; 제2도전성와이어
6; 섭스트레이트7; 회로패턴
8; 봉지부9; 도전성볼
10; 회로패턴11; 반도체패키지
상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩의 스택킹 구조는 다수의 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 표면에 접착되어 있으며, 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 제1도전성와이어와; 상기 제1반도체칩의 제2면에 일정두께로 도포된 제1접착제와; 상기 제1접착제 상면에 일정두께로 도포된 제2접착제와; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제2접착제에 상기 제1면이 접착된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 연결하는 제2도전성와이어를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1접착제 및 제2접착제는 총두께가 제1도전성와이어의 루프하이트(Loop Height)보다 크게 형성된다.
상기 제1도전성와이어는 상기 제1반도체칩의 입출력패드에 일단이 볼본딩(Ball Bonding)되고, 타단이 섭스트레이트의 회로패턴에 스티치본딩될 수 있다.
상기 제1도전성와이어는 상기 제1반도체칩의 입출력패드에 일단이 스티치본딩(Stitch Bonding)되고, 타단이 섭스트레이트의 회로패턴에 볼본딩될 수도 있다. 여기서, 상기 제1도전성와이어로 스티치본딩되는 제1반도체칩의 입출력패드에는 미리 도전성볼이 형성될 수도 있다.
더불어, 상기 제1접착제는 전기적으로 비전도성이다.
상기 제1반도체칩의 입출력패드, 상기 입출력패드 상의 도전성와이어는 제1접착제 내측에 위치될 수 있다.
상기 제1반도체칩은 제2면 중앙에 다수의 입출력패드가 형성된 센터패드형일 수도 있다.
상기 제1반도체칩과 제2반도체칩은 동일한 크기로 형성될 수도 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩의 스택킹 방법은 다수의 회로패턴이 형성된 섭스트레이트를 제공하고, 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩을 제공하며, 상기 제1반도체칩의 제1면을 상기 섭스트레이트의 표면에 접착하는 단계와; 상기 제1반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 제1도전성와이어로 연결하는 단계와; 상기 제1반도체칩의 제2면에 일정두께로 제1접착제를 도포하여 경화시키는 단계와; 상기 제1접착제 상면에 일정두께로 제2접착제를 도포하는 단계와; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제2반도체칩을 제공하고, 상기 제2반도체칩의 제2면을 상기 제2접착제에 접착하는 단계와; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 제2도전성와이어로 연결하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1접착제 및 제2접착제는 총두께가 제1도전성와이어의 루프하이트보다 크게 되도록 형성한다.
상기와 같이 하여 본 발명에 의한 반도체칩의 스택킹 구조에 의하면, 제1반도체칩의 제2면에 일정두께의 제1접착제를 도포하여 경화시키고, 상기 제1접착제의 상면에는 제2접착제를 도포한 후 제2반도체칩을 스택함으로써, 종래의 두꺼운 스페이서의 사용을 배재함과 동시에, 상기 제1반도체칩 및 제2반도체칩의 전체적인 스택킹 두께를 최소화할 수 있게 된다.
또한, 상술한 바와 같이 제1도전성와이어가 제1접착제 내측에 위치될 수도 있기 때문에, 다양한 종류의 반도체칩 스택이 가능할 뿐만 아니라, 제1도전성와이어 상호간의 간섭이나 쇼트를 방지할 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명에 의한 반도체칩의 스택킹 구조(11,12,13)를 도시한 단면도이다.
먼저, 다수의 회로패턴(도시되지 않음)이 형성된 대략 판상의 섭스트레이트(6), 예를 들면 인쇄회로기판, 써킷테이프, 써킷필름 또는 리드프레임 등이 구비되어 있다.
상기 섭스트레이트(6)의 중앙 상면에는 접착제(3)에 의해 제1반도체칩(1)이 접착되어 있다. 상기 제1반도체칩(1)은 대략 평면의 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성되어 있다.
상기 제1반도체칩(1)은 도2a 및 도2b에 도시된 바와 같이 제2면(1b)의 내주연에 다수의 입출력패드(1c)가 형성된 엣지패드형일 수 있고, 도2c에 도시된 바와 같이 제2면(1b) 중앙에 다수의 입출력패드(1c)가 형성된 센터패드형일 수도 있다.
계속해서, 상기 제1반도체칩(1)의 입출력패드(1c)와 섭스트레이트(6)의 회로패턴은 제1도전성와이어(4)에 의해 상호 전기적 및 기계적으로 연결되어 있다.
여기서 상기 제1도전성와이어(4)는 일단이 제1반도체칩(1)의 입출력패드(1c)에 1차로 볼본딩되고, 타단이 상기 섭스트레이트(6)의 회로패턴에 스티치본딩된 형태일 수 있다.(도2a 참조) 여기서, 상기와 같은 본딩 형태에 의해, 상기 제1도전성와이어(4)의 루프하이트는 대략 100㎛ 정도가 된다.
또한, 상기 제1도전성와이어(4)는 제1반도체칩(1)상에서의 루프하이트(Loop Height)가 더욱 작아지도록 일단이 섭스트레이트(6)의 회로패턴에 1차로 볼본딩되고, 타단이 제1반도체칩(1)의 입출력패드(1c)에 2차로 스티치본딩된 형태일 수도 있다.(도2b 및 도2c 참조) 여기서, 상기와 같은 본딩 형태에 의해, 상기 제1도전성와이어(4)의 루프하이트는 대략 50~70㎛ 정도가 된다.
한편, 상기 입출력패드(1c)에의 양호한 스티치본딩을 위해 상기 입출력패드(1c)에는 미리 도전성볼이 형성된 후 스티치본딩될 수 있으며, 이는 당업자의 선택적 사항이다.(도2b 및 도2c 참조) 상기 도전성볼은 주지된 바와 같이 도전성와이어의 일단을 볼본딩한후 절단함으로써 형성된 것이며, 이러한 본딩방법을 통상 SSB(Stand Off Stitch Bonding) 본딩이라고도 한다.
이어서, 상기 제1반도체칩(1)의 제2면(1b)에는 일정두께로 제1접착제(3a)가 도포된 채 경화되어 있다. 상기 제1접착제(3a)는 입출력패드(1c)의 내측 영역에만 형성되거나(도2a 및 도2b 참조), 또는 입출력패드(1c) 및 제1도전성와이어(4)를 완전히 덮으면서 형성될 수도 있다.(도2c 참조) 즉, 제1반도체칩(1)이 센터패드형일 경우에 상기 입출력패드(1c) 및 제2면(1b) 상의 도전성와이어는 제1접착제(3a)로완전히 덮힐 수 있다. 이때 상기 제1접착제(3a)는 다수의 제1도전성와이어(4)가 서로 쇼트(Short)되는 것을 방지하기 위해 전기적으로 비전도성인 것이 이용된다.
상기 제1접착제(3a)의 도포 및 경화 두께는 상기 볼본딩 또는 스티치본딩된 제1도전성와이어(4)의 루프하이트보다 크게 되도록 형성함이 바람직하다. 예를 들면, 상기 제1도전성와이어(4)가 볼본딩된 경우에는 100㎛ 이상의 두께를 갖도록 하고, 스티치본딩된 경우에는 대략 50~80㎛ 이상의 두께를 갖도록 한다.
상기와 같이 충분한 제1접착제(3a)의 경화두께를 얻기 위해서는, 상기 제1접착제(3a)의 도포 및 경화단계가 다수회 반복될 수도 있으며, 이는 당업자의 임의적 선택사항이다.
계속해서, 상기 제1접착제(3a)의 상면에는 제2접착제(3b)가 도포된 채 제2반도체칩(2)이 접착되어 있다. 즉, 상기 제1접착제(3a)는 이미 경화되어 접착성이 떨어지므로, 그 제1접착제(3a) 상면에 액상의 제2접착제(3b)가 도포되고, 이어서 그 제2접착제(3b)상에 제2반도체칩(2)이 접착된 것이다.
상기 제2접착제(3b)는 통상적인 접착필름 또는 접착테이프가 이용될 수 있고, 또한 상기 제1접착제(3a)와 동일한 종류가 이용될 수도 있다. 이는 당업자의 선택적 사항이다.
한편, 상기 제2접착제(3b)는 상기 제1접착제(3a)와 더불어 대략 100~130㎛ 정도의 두께가 되도록 한다. 즉, 제1도전성와이어(4)의 루푸하이트보다는 무조건 큰 값의 두께가 되도록 한다.
상기 제2반도체칩(2)은 대략 평면인 제1면(2a)과 제2면(2b)을 가지며, 상기제2면(2b)에는 다수의 입출력패드(2c)가 형성되어 있다. 여기서, 상기 제2반도체칩(2)의 제1면(2a)이 상기 제2접착제(3b) 상면에 접착된다. 물론, 상기 제2반도체칩(2)은 엣지패드형 또는 센터패드형이 이용될 수 있다.
또한, 상기 제2반도체칩(2)의 입출력패드(2c)도 제2도전성와이어(5)에 의해 섭스트레이트(6)의 회로패턴에 전기적 및 기계적으로 연결되어 있다. 상기 제2도전성와이어(5)와 제2반도체칩(2)의 연결은 상술한 스티치본딩 또는 볼본딩이 이용될 수 있으며, 전체적인 스택킹 두께를 최소화하기 위해서는 상기 스티치본딩이 이용됨이 바람직하다.
여기서, 상기 제1도전성와이어 및 제2도전성와이어는 일반적인 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)이다.
도3은 도2a에 도시된 반도체칩의 스택킹 구조(11)를 이용한 반도체패키지(21)의 일례를 도시한 단면도이다.
도시된 바와 같이 다수의 회로패턴(7)이 형성된 섭스트레이트(6)가 구비되어 있고, 상기 섭스트레이트(6)의 상면에는 접착제(3)로 제1반도체칩(1)이 접착되어 있다. 또한, 상기 제1반도체칩(1)의 상면에는 제1접착제(3a) 및 제2접착제(3b)가 일정두께로 도포되어 있고, 상기 제2접착제(3b) 상면에는 제2반도체칩(2)이 접착되어 있다.
또한, 상기 제1반도체칩(1)의 입출력패드(1c)는 제1도전성와이어(4)에 의해 섭스트레이트(6)의 어느 한 회로패턴(7)에 전기적 및 기계적으로 연결되어 있고,상기 제2반도체칩(2)의 입출력패드(2c)는 제2도전성와이어(5)에 의해 섭스트레이트(6)의 다른 회로패턴(7)에 전기적 및 기계적으로 연결되어 있다.
또한, 상기 섭스트레이트(6) 상면의 제1반도체칩(1), 제1,2접착제(3a,3b), 제2반도체칩(2), 제1,2도전성와이어(4,5)는 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재로 봉지되어 외부의 전기적, 기계적 및 화학적 환경으로부터 보호되도록 되어 있다. 여기서, 상기 봉지재로 봉지된 영역을 봉지부(8)라 한다.
한편, 도면에 도시된 바와 같이 상기 섭스트레이트(6)가 인쇄회로기판, 써킷테이프 또는 써킷필름인 경우에는 상기 섭스트레이트(6)의 하면에 다수의 도전성볼(9)이 융착됨으로써, 차후 마더보드(Mother Board)에 용이하게 실장될 수 있도록 되어 있다. 물론, 상기 도전성볼(9)은 섭스트레이트(6)에 형성된 회로패턴(7)에 융착되어 있다.
도4a 내지 도4f는 본 발명에 의한 반도체칩의 스택킹 방법을 순차 도시한 설명도이다. 여기서는 도2a의 스택킹 구조를 구현하기 위한 방법을 일례로 설명한다.
먼저, 다수의 회로패턴(도시되지 않음)이 형성된 대략 판상의 섭스트레이트(6), 예를 들면 인쇄회로기판, 써킷테이프, 써킷필름 또는 리드프레임 등이 제공되고, 또한 대략 평면의 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 제공된다. 여기서, 상기 제1반도체칩(1)은 엣지패드형이다.
이어서, 상기 섭스트레이트(6)의 중앙 상면에는 접착제(3)에 의해 상기 제1반도체칩(1)의 제1면(1a)이 접착된다.(도4a 참조)
이어서, 상기 제1반도체칩(1)의 입출력패드(1c)와 섭스트레이트(6)의 회로패턴은 제1도전성와이어(4)에 의해 상호 전기적 및 기계적으로 연결된다.(도4b 참조)
즉, 상기 제1도전성와이어(4)는 일단이 제1반도체칩(1)의 입출력패드(1c)에 1차로 볼본딩되고, 타단이 상기 섭스트레이트(6)의 회로패턴에 2차로 스티치본딩된다.
이어서, 상기 제1반도체칩(1)의 제2면(1b)에 일정두께로 제1접착제(3a)가 도포된 후 일정 시간 방치된다. 즉, 상기 제1접착제(3a)가 딱딱하게 경화되도록 한다. 상기 경화시간을 빠르게 하기 위해서 상기 도포된 제1접착제(3a)에는 고온(高溫)이 제공될 수도 있다. 또한, 상기 제1접착제(3a)는 입출력패드(1c) 및 제1도전성와이어(4)의 일정 영역에도 도포될 수 있다. 즉, 제1도전성와이어(4)가 제1접착제(3a)에 의해 완전하게 덮이도록 도포될 수 도 있다. 이때에는 제1도전성와이어(4) 상호간의 전기적 쇼트를 방지하기 위해 비전도성의 제1접착제(3a)가 이용된다.
상기와 같은 제1접착제(3a)의 도포 및 경화는 수회에 걸쳐 수행될 수 있으며, 이는 당업자의 선택적 사항이다.
계속해서, 상기 제1접착제(3a)의 상면에 제2접착제(3b)가 도포된다.(도4d 참조) 즉, 상기 제1접착제(3a)는 이미 경화되어 접착성이 떨어지므로, 그 제1접착제(3a) 상면에 액상의 제2접착제(3b)가 도포된다.
상기 제2접착제(3b)는 액상이 아닌 통상적인 접착필름 또는 접착테이프가 이용될 수 있고, 또한 상기 제1접착제(3a)와 동일한 종류가 이용될 수도 있다. 이는 당업자의 선택적 사항이다.
다만, 상기 제1접착제(3a) 및 제2접착제(3b)의 총두께는 반듯이 제1도전성와이어(3a)의 루프하이트보다 큰 값이 되도록 한다.
이어서, 대략 평면인 제1면(2a)과 제2면(2b)을 가지며, 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성된 제2반도체칩(2)을 제공하며, 상기 제2반도체칩(2)의 제1면(2a)이 상기 제2접착제(3b)에 접착되도록 한다.(도4e 참조)
마지막으로, 상기 제2반도체칩(2)의 입출력패드(2c)와 섭스트레이트(4)의 회로패턴을 제2도전성와이어(5)를 이용하여 상호 전기적 및 기계적으로 연결한다.
상기 제2도전성와이어(5)와 제2반도체칩(2)의 연결은 상술한 스티치본딩 또는 볼본딩이 이용될 수 있으며, 전체적인 스택킹 두께를 최소화하기 위해서는 스티치본딩 방법이 이용됨이 바람직하다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체칩의 스택킹 구조에 의하면, 제1반도체칩의 제2면에 일정두께의 제1접착제를 도포하여 경화시키고, 상기 제1접착제의 상면에는 제2접착제를 도포한 후 제2반도체칩을 스택함으로써, 종래의 두꺼운 스페이서의 사용을 배재함과 동시에, 상기 제1반도체칩 및 제2반도체칩의 스택킹 두께를 최소화할 수 있는 효과가 있다.
또한, 상술한 바와 같이 제1반도체칩을 섭스트레이트에 전기적으로 접속하는 제1도전성와이어가 제1접착제 내측에 위치될 수도 있음으로써, 다양한 종류 및 크기의 반도체칩 스택이 가능한 효과가 있다.

Claims (6)

  1. 다수의 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 표면에 접착되어 있으며, 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    상기 제1반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 제1도전성와이어와;
    상기 제1반도체칩의 제2면에 일정두께로 도포된 제1접착제와;
    상기 제1접착제 상면에 일정두께로 도포된 제2접착제와;
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제2접착제에 상기 제1면이 접착된 제2반도체칩과;
    상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 연결하는 제2도전성와이어를 포함하여 이루어진 반도체칩의 스택킹 구조.
  2. 제1항에 있어서, 상기 제1접착제 및 제2접착제는 총두께가 제1도전성와이어의 루프하이트(Loop Height)보다 크게 형성된 것을 특징으로 하는 반도체칩의 스택킹 구조.
  3. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 제1접착제는 전기적으로 비전도성인 것을 특징으로 하는 반도체칩의 스택킹 구조.
  4. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 제1반도체칩과 제2반도체칩은 동일한 크기로 형성된 것을 특징으로 하는 반도체칩의 스택킹 구조.
  5. 다수의 회로패턴이 형성된 섭스트레이트를 제공하고, 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩을 제공하며, 상기 제1반도체칩의 제1면을 상기 섭스트레이트의 표면에 접착하는 단계와;
    상기 제1반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 제1도전성와이어로 연결하는 단계와;
    상기 제1반도체칩의 제2면에 일정두께로 제1접착제를 도포하여 경화시키는 단계와;
    상기 제1접착제 상면에 일정두께로 제2접착제를 도포하는 단계와;
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제2반도체칩을 제공하고, 상기 제2반도체칩의 제2면을 상기 제2접착제에 접착하는 단계와;
    상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 제2도전성와이어로 연결하는 단계를 포함하여 이루어진 반도체칩의 스택킹 방법.
  6. 제5항에 있어서, 상기 제1접착제 및 제2접착제는 총두께가 제1도전성와이어의 루프하이트보다 크게 되도록 형성함을 특징으로 하는 반도체칩의 스택킹 방법.
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