KR20020083617A - 소자분리막 형성방법 및 이를 이용한 반도체 장치의제조방법 - Google Patents

소자분리막 형성방법 및 이를 이용한 반도체 장치의제조방법 Download PDF

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KR20020083617A
KR20020083617A KR1020010023049A KR20010023049A KR20020083617A KR 20020083617 A KR20020083617 A KR 20020083617A KR 1020010023049 A KR1020010023049 A KR 1020010023049A KR 20010023049 A KR20010023049 A KR 20010023049A KR 20020083617 A KR20020083617 A KR 20020083617A
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Abstract

본 발명은 액티브영역의 에지부분에서의 덴트현상 및 게이트 산화막이 얇아지는 현상을 방지할 수 있는 반도체 장치의 STI 구조 및 그의 제조방법에 관한 것이다.
본 발명의 소자분리막 형성방법은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와; 상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함한다.

Description

소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법{Shallow Trench Isolation Method and Method for Fabricating semiconductor device using the same}
본 발명은 반도체장치의 소자분리막에 관한 것으로서, 보다 구체적으로는 액티브 영역의 에지부분의 덴트현상 및 게이트 산화막의 두께가 얇아지는 현상을 방지할 수 있는 STI(Shallow Trench Isolation)타입의 소자분리막 형성방법 및 그를이용한 반도체 장치의 제조방법에 관한 것이다.
최근, 반도체 소자의 분리기술로 STI를 사용하고 있는데, STI를 이용한 소자분리방법은 질화막을 마스크로 기판을 식각하여 트렌치를 형성하고, 이 트렌치내에 절연막을 채워 소자간을 분리하는 방법이다.
종래의 STI를 이용한 소자분리막 형성방법에 있어서, 트렌치내에 질화막으로된 라이너(liner)를 형성하지 않고 바로 절연막을 채워 소자분리막을 형성하는 경우에는 후속 산화에 의해 샐로우 피드(shallow pit)와 같은 결함이 발생한다. 이러한 결함은 소자의 전기적 특성을 열화시키고, pn 접합영역에서 누설전류가 발생하여 소자의 아이솔레이션특성에 치명적인 영향을 미친다.
또한, 실리콘 기판을 식각하여 형성된 트렌치의 에지부분이 각이 져서 후속의 후속의 게이트 산화막을 형성하기 위한 열산화공정시 게이트산화막이 잘 성장되지 않는다. 이로 인하여 트렌치의 에지부분 즉, 액티브 영역의 에지부분에서 게이트산화막이 얇아지는 현상(gate oxide thinning)이 발생한다. 따라서 액티브 영역에서의 게이트 산화막의 항복전압(breakdown voltage)이 낮아지고, 트랜지스터에서 기생전류가 발생되어 소자의 특성을 열화시키는 문제점이 있었다.
상기한 바와같은 문제점을 해결하기 위하여, 트렌치내에 질화막으로 된 라이너를 형성하여 STI 의 소자분리막을 형성하는 기술이 제안되었다.
도 1a 내지 도 1f는 종래의 STI를 이용한 반도체소자의 소자분리막을 형성하기 위한 방법을 설명하기 위한 도면을 도시한 것이다.
도 1a를 참조하면, 소자가 형성될 액티브 영역(10-2)과 소자간을 분리하기위한 소자분리막이 형성될 필드영역(10-1)을 구비한 실리콘 기판인 반도체 기판(10)이 제공된다.
상기 반도체 기판(10)의 액티브영역(10-2)상에 패드산화막(11)인 열산화막과 하드마스크인 질화막(12)을 형성하여, 상기 반도체 기판(10)의 필드영역(10-1)을 노출시킨다. 상기 질화막(12)을 마스크로 하여 노출된 필드영역(10-1)의 반도체 기판을 식각하여 트렌치(13)를 형성한다.
도 1b를 참조하면, 트렌치(13)내에 버퍼 산화막(14)을 형성하고, 산화방지막으로서 질화막으로 된 라이너(15)를 형성한다. 상기 버퍼산화막(14)은 상기 트렌치(13)를 형성하기 위한 기판식각시에 발생하는 손상을 큐어링하고 상기 질화막으로 된 라이너(15)와의 스트레스 및 트랩센터(trap center)의 발생을 방지하기 위하여 트렌치(13)의 측면과 저면에 열산화막을 성장시킨다.
이어서, 도 1c와 같이 상기 트렌치(13)내에 채워지도록 절연막(16)을 형성하고, 도 1d와 같이 기판표면을 평탄화시키기 위하여 상기 질화막(12)이 일정두께만큼 남도록 CMP 공정을 수행하여 절연막(16) 및 라이너(15)와 질화막(12)을 식각한다.
도 1e와 같이 액티브 영역(10-2)상에 남아있는 질화막(12)을 제거하고, 도 1f와 같이 액티브 영역(10-2)상에 남아있는 패드산화막(11)을 제거하기 위하여 습식식각공정을 수행한다. 이로써, 반도체 기판(10)의 필드영역(10-1)에 STI 의 소자분리막(17)을 형성한다. 상기 소자분리막(17)은 상기 트렌치(13)내에 형성된 버퍼산화막(14)과, 상기 버퍼산화막(14)상에 형성된 라이너(15) 및 절연막(16)으로 이루어진다.
상기한 바와같은 종래의 소자분리막 형성방법은 트렌치(13)내에 라이너(15)를 형성하여 주므로써 후속산화에 의한 결함을 방지할 수 있다.
그러나, 종래의 소자분리막 형성방법은 도 1e에 도시된 바와같이, 액티브 영역(10-2)상에 남아있는 질화막(12)을 제거할 때 액티브 영역(10-2)과 필드영역(10-1)의 계면근처의 라이너(15)도 함께 식각되어 덴트(dent, 18)가 형성되는 문제점이 있었다. 게다가, 도 1f와 같이 패드산화막(11)을 제거하기 위한 습식식각공정을 수행하면 트렌치(13)의 양에지부분에서 덴트(18)가 더 깊어지는 문제점이 있었다.
도 2 는 종래의 방법으로 반도체 기판의 필드영역에 형성된 STI 의 소자분리막의 SEM 사진을 나타낸 것이다. 도 2를 참조하면, 액티브 영역(20-2)의 양에지에서 깊은 덴트(28)가 형성되었음을 알 수 있다. 도면부호 25는 트렌치(23)내에 형성된 라이너(25)를 나타낸다.
도 3은 종래의 방법으로 형성된 소자분리막을 구비한 반도체 기판상에 게이트 산화막이 형성된 단면도를 도시한 것이다.
도 3을 참조하면, 반도체 기판(30)의 필드영역(30-1)에 트렌치(31)가 형성되고, 상기 트렌치(31)내에 버퍼산화막(32), 라이너(33) 및 절연막(34)으로 된 소자분리막(55)이 형성된다. 소자분리막(55)이 형성된 반도체 기판(30)상에 게이트 산화막(36)을 형성하면, 액티브 영역(30-2)의 에지부분에서는 즉, 트렌치(31)의 각이 진 부분에서는 상대적으로 액티브 영역(30-2)보다 게이트 산화막(36)이 잘 성장되지 않는다. 따라서, 액티브 영역(30-2)의 게이트 산화막(36)의 두께(Tox31)보다 액티브 영역(30-2)의 에지부분에서의 게이트 산화막(36)의 두께(Tox32)가 얇게 형성되는 게이트 박막화현상이 발생하게 된다.
도 4는 종래와 같은 방법으로 소자분리막을 형상한 다음 게이트 산화막을 형성한 경우 트렌치의 에지부분에서의 게이트 박막화현상이 발생되는 것을 보여주는 사진이다.
도 4를 참조하면, 액티브 영역에서 게이트 산화막이 360Å의 두께로 형성될 때 트렌치의 에지부분에서는 게이트 산화막이 79Å의 두께로 형성됨을 알 수 있다.
이와같은 게이트 박막화현상은 게이트 산화막의 브레이크 다운전압을 낮추게 되고, 이에 따라 트랜지스터 소자에서 기생전류가 발생되어 소자의 특성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 덴트 현상을 방지하고 게이트산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 트렌치의 에지부분에 계단을 형성하여 트렌치 에지부분을 완만하게 하여 줌으로써 덴트현상을 방지하고 게이트 산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 여러번의 풀백공정을 통해 트렌치의 에지부분에계단을 형성하여 줌으로써 덴트현상을 방지하고 게이트 산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 여러번의 스페이서공정을 통해 트렌치의 에지부분에 계단을 형성하여 줌으로써 덴트현상을 방지하고 게이트 산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1f는 종래의 반도체 장치에 있어서, STI 의 소자분리막을 형성하는 방법을 설명하기 위한 공정단면도,
도 2는 종래의 방법으로 형성된 반도체 장치의 소자분리막을 나타낸 사진,
도 3은 종래의 소자분리막 형성방법을 이용한 반도체 장치의 단면구조도,
도 4는 종래의 소자분리막 형성방법을 이용하여 제조된 반도체 장치를 나타낸 사진,
도 5a 내지 도 3g는 본 발명의 제1실시예에 따른 반도체 장치의 소자분리막을 형성하는 방법을 설명하기 위한 공정 단면도,
도 6은 본 발명의 제1실시예에 따른 소자분리막 형성방법을 이용하여 제조된 반도체 장치의 단면 구조도,
도 7은 본 발명의 제1실시예에 따른 소자분리막 형성방법을 이용하여 제조된 반도체 장치를 나타낸 사진,
도 8a 내지 도 8d는 본 발명의 제1실시예에 따른 소자분리막을 이용하여 반도체 장치의 듀얼 게이트 산화막을 형성하는 방법을 설명하기 위한 공정단면도,
도 9a 내지 도 9g는 본 발명의 제2실시예에 따른 반도체 장치의 소자분리막을 형성하기 위한 방법을 설명하기 위한 공정단면도,
도 10a 내지 도 10h는 본 발명의 제3실시예에 따른 반도체 장치의 소자분리막을 형성하기 위한 방법을 설명하기 위한 공정단면도,
*도면의 주요부분에 대한 부호의 설명*
50, 60, 80, 90, 100 : 반도체 기판 51, 91, 101 : 패드 산화막
50-1, 60-1, 80-1, 90-1, 100-1 : 필드영역
50-2, 60-2, 80-21, 80-22, 90-2, 100 : 액티브 영역
52, 52a, 92, 92a, 92b, 92c : 하드마스크
53, 61, 81, 93, 103 : 트렌치 54, 62, 82 : 버퍼산화막
55, 63, 83 : 라이너 56, 64, 84 : 절연막
57, 65, 85 : 소자분리막 66, 86, 87 : 게이트 산화막
53a, 61a, 93a - 93c, 103a - 103c : 트렌치의 에지부분에 형성된 계단
104a - 104c : 스페이서
이와 같은 목적을 달성하기 위한 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와; 상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와; 상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 계단을 구비한 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는반도체 장치의 소자분리막 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와; 상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 다수의 계단을 구비한 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 제1단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 제2단계와; 상기 노출된 필드영역을 식각하여 트렌치를 형성하는 제3단계와; 상기 하드마스크의 일부를 식각하여 그하부의 제1절연막을 노출시키는 제4단계와; 상기 노출된 제1절연막 및 그 하부의 기판을 소정깊이로 식각하여 트렌치의 에지부분에 계단을 형성하는 제5단계와; 상기 제4 및 제5단계의 하드마스크식각공정 및 제1절연막 및 기판의 식각공정을 반복수행하여 트렌치의 에지부분에, 액티브 영역에 인접할수록 그의 깊이가 순차적으로 감소하는 다수의 계단을 형성하는제6단계와; 상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 제7단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 제8단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 제9단계와; 남아있는 하드마스크를 제거하는 제10단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 제11단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 제1단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 제2단계와; 상기 노출된 필드영역의 기판을 제1깊이로 식각하는 제3단계와; 상기 제1깊이로 식각된 기판의 측벽에 제1스페이서를 형성하여 상기 제1깊이로 식각된 기판의 일부분을 노출시키는 제4단계와; 상기 제1스페이서를 마스크로 하여 제1깊이로 식각된 기판의 일부분을 제2깊이로 식각하는 제5단계와; 상기 제4단계 및 제5단계의 스페이서 형성 및 기판식각공정을 반복수행하여 다수개의 계단을 형성하고, 최종의 깊이로 식각된 기판을 노출시키는 제6단계와; 상기 최종의 깊이로 식각된 기판의 측벽에 제2스페이서를 형성하여 상기 최종의 깊이로 식각된 기판의 일부분을 노출시키는 제7단계와; 상기 제2스페이서를 마스크로 상기 최종의 깊이로 식각된 기판의 일부분을 식각하여 트렌치를 형성하는 제8단계와; 상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 제9단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 제10단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 제11단계와; 남아있는 하드마스크를 제거하는 제12단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 제13단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와; 상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와; 상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와; 상기 필드영역의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는단계와; 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와; 상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와; 상기 필드영역의 다수개의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 제1 및 제2액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 제1 및 제2액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와; 상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와; 상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 상기 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와; 상기 필드영역의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 제1 및 제2액티브 영역상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와; 상기 제2액티브 영역상의 제1게이트 산화막을 제거하여 상기 제2액티브 영역을 노출시키는 단계와; 상기 노출된 제2액티브 영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 제1 및 제2액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 제1 및 제2액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와; 상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와; 상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와; 상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와; 남아있는 하드마스크를 제거하는 단계와; 상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와; 상기 필드영역의 상기 다수의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 제1 및 제2액티브 영역상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와; 상기 제2액티브 영역상의 제1게이트산화막을 제거하여 제2액티브 영역을 노출시키는 단계와; 상기 노출된 제2액티브 영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 듀얼게이트 산화막을 구비한 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 장치의 소자분리막을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 5a를 참조하면, 액티브 영역(50-2)과 필드영역(50-1)을 구비한 반도체 기판(50)을 제공한다. 상기 반도체 기판(50)의 액티브 영역(50-2)상에 패드 산화막(51)과 질화막으로 된 하드 마스크(52)를 형성하여 필드영역(50-1)을 노출시킨다.
상기 하드마스크(52)를 이용하여 상기 노출된 필드영역(50-1)의 반도체 기판(50)을 식각하여 트렌치(53)를 형성한다.
도 5b를 참조하면, 풀백공정(pull-back)을 수행하여 상기 하드마스크(52)를 인산에 습식식각하여 상기 하드마스크(52)가 상기 트렌치(53)의 에지로부터 일정거리만큼 떨어지도록 한다. 이때, 풀백공정에서 식각되는 하드마스크(52)의 양은 후속에서 형성될 계단의 크기에 따라 달라진다.
도 5c를 참조하면, 하드마스크(52a)를 이용하여 노출된 패드 산화막(51) 및 그하부의 기판을 식각하여 트렌치(52)의 에지부분에 계단(53a)를 형성한다. 이로써, 액티브 영역의 에지부분의 각이 둔각으로 된다.
도 5d를 참조하면, 상기 트렌치(53)내에 열산화공정을 통해 버퍼산화막(54)을 100 내지 300Å의 두께로 형성하고, 기판전면에 걸쳐 질화막으로된 라이너(55)를 형성한다. 이어서, 상기 트렌치(53)가 채워지도록 절연막(56)을 형성한다. 이때, 상기 트랜치(53)내에 채워지는 절연막(56)으로는 HDP 산화막(High Density Plasma SiO2) 또는 USG막(Undoped Silicon Glass)을 사용한다. 상기 버퍼산화막(54)으로는 습식식각율이 낮은 CVD 산화막을 사용할 수도 있다.
도 5e를 참조하면, CMP 공정을 수행하여 상기 절연막(56), 라이너(55) 및 하드 마스크(52a)를 식각하여 기판을 평탄화시킨다.
도 5f와 같이 상기 하드마스크(52a)를 제거한 다음, 도 5g와 같이 후속의 습식식각공정을 수행하여 패드산화막(51)을 제거하여 그의 에지에 계단(53a)을 구비한 트렌치(53)내에 버퍼산화막(54), 라이너(55) 및 절연막(56)으로된 소자분리막(57)을 형성한다. 이로써, 트렌치(53)의 에지부분에서의 덴트현상이 완화된 소자분리막(57)을 형성할 수 있다.
상기한 바와같은 본 발명의 STI 의 소자분리막 형성방법에 따르면, 트렌치의 에지부분에 계단을 형성한 다음 소자분리막을 형성함으로써 트렌치의 에지부분에서 발생하는 덴트현상을 완화시켜 줄 수 있을 뿐만 아니라 pn접합에서의 누설전류를 감소시켜 소자의 아이솔레이션 특성을 향상시킬 수 있다.
또한, 본 발명의 STI 의 소자분리막 형성방법을 적용하여 트랜지스터를 제조하는 경우 트랜지스터의 험프(hump)현상의 발생을 방지하고, 이에 따라 누설전류의발생을 방지하여 트랜지스터의 동작 안정성을 유지할 수 있다.
도 6은 본 발명의 STI의 소자분리막 형성방법을 적용한 반도체 장치의 제조방법을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 기판(60)의 필드영역(60-1)에 그의 에지부분에 계단(61a)을 구비한 트렌치(61)가 형성되고, 트렌치(61)내에 버퍼산화막(62), 라이너(63) 및 절연막(64)으로 된 소자분리막(65)이 형성된다. 이때, 트렌치(63)의 에지부분에서의 계단(61a) 형성에 따라 액티브 영역의 에지부분에서의 덴트현상을 완화시켜 줄 수 있다.
게다가, 상기 액티브 영역의 에지부분의 각이 둔각으로 되어 액티브 영역(60-2)에 형성된 게이트 산화막의 박막화현상은 발생되지 않는다. 따라서, 액티브 영역상에서 균일한 두께를 갖는 게이트 산화막(66)이 얻어진다.
그러므로, 게이트 산화막(66)상에 형성된 게이트(67)에 소정의 바이어스를 인가할 때 게이트 산화막의 박막화현상에 의한 브레이크다운현상은 일어나지 않게 되어 소자의 특성을 향상시킬 수 있다.
도 7은 도 5a 내지 도 5g와 같은 방법으로 소자분리막을 형성한 다음 액티브 영역상에 게이트 산화막을 형성한 반도체 장차의 단면을 나타내는 사진이다.
도 7을 참조하면, 트렌치의 에지부분에서의 계단형성에 따라 에지부분의 각이 둔각으로 되어 게이트 산화막의 박막화현상을 발생되지 않음을 알 수 있다.
도 8a 내지 도 8d는 본 발명의 STI 의 소자분리막 형성방법을 적용한 반도체장치의 듀얼 게이트 산화막을 형성하는 방법을 설명하기 위한 공정단면도를 도시한것이다.
도 8a를 참조하면, 필드영역(80-1)과 제1 및 제2액티브 영역(80-21), (80-22)을 구비한 반도체 기판(80)이 제공된다. 상기 필드영역(80-1)에는 그의 에지부분에 계단(81a)을 구비한 트렌치(81)가 형성되고, 상기 트렌치(81)내에는 도 5a 내지 도 5g에 도시된 바와같은 방법으로 형성된 버퍼산화막(82), 라이너(83) 및 절연막(84)으로 된 소자분리막(85)이 형성된다.
상기 반도체 기판(80)의 액티브 영역(80-21), (80-22)중 하나(80-21)는 두꺼운 게이트 산화막이 형성될 영역이고, 다른 하나(80-22)는 얇은 게이트 산화막이 형성될 영역이다.
도 8b를 참조하면, 상기 반도체 기판(80)의 액티브 영역(80-21), (80-22)상에 열산화공정을 통해 제1게이트 산화막(86)을 두껍게 형성한다. 이때, 제1게이트 산화막(86)의 두께(Tox81)는 100 - 300Å의 두께를 갖는다.
도 8c를 참조하면, 상기 제1게이트 산화막(86)중 제2액티브영역(80-22)상에 형성된 제1게이트 산화막(86)을 인산용액을 이용하여 제거한다. 이로써, 제2액티브 영역(80-22)이 노출되어진다.
도 8d를 참조하면, 노출된 액티브 영역(80-22)상에 제1게이트 산화막(86)보다 상대적으로 두께가 얇은 제2게이트 산화막(87)을 형성한다. 상기 제2게이트 산화막(87)의 두께는 80Å이하의 두께를 갖는다. 이로써, 게이트 박막화현상의 발생없이 듀얼 게이트 산화막을 형성할 수 있다.
도 9a 내지 도 9g는 본 발명의 제2실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
본 발명의 제2실시예에 따른 소자분리막 형성방법은 여러번의 풀백공정을 수행하여 트렌치의 에지부분에 다수의 계단을 형성하여 소자분리막을 형성하는 방법에 관한 것이다.
도 9a와 같이, 반도체 기판(90)의 액티브 영역(90-2)상에 패드산화막(91)과 질화막으로된 하드 마스크(92)를 형성하고, 필드영역(90-1)을 노출시킨다. 상기 노출된 필드영역(90-1)의 기판을 식각하여 트렌치(93)를 형성한다.
도 9b와 같이 상기 하드마스크(92)의 일부분 1차 식각하여 그 하부의 패드산화막(91)을 노출시키고, 도 9c와 같이 1차 식각된 하드마스크(92a)를 이용하여 노출된 패드 산화막(91) 및 그 하부의 기판(90)을 식각하여 제1계단(93a)을 형성한다.
도 9d와 같이 상기 1차 식각된 하드마스크(92a)의 일부분을 2차 식각하여 그 하부의 패드산화막(91)을 노출시키고, 도 9e와 같이 2차 식각된 하드마스크(92b)를 이용하여 노출된 패드 산화막(91) 및 그 하부의 기판(90)을 식각하여 제2계단(93b)을 형성한다.
도 9f와 같이 상기 2차 식각된 하드마스크(92b)의 일부분을 3차 식각하여 그 하부의 패드산화막(91)을 노출시키고, 도 9g와 같이 3차 식각된 하드마스크(92c)를 이용하여 노출된 패드 산화막(91) 및 그 하부의 기판(90)을 식각하여 제3계단(93c)을 형성한다.
상기 하드마스크(92)를 일부분 식각하여 그 하부의 패드산화막(91)을 노출시키고, 도 9c와 같이 식각된 하드마스크(92a)를 이용하여 노출된 패드 산화막(91) 및 그 하부의 기판(90)을 식각하여 제1계단(93a)을 형성한다.
이때, 제1계단(93a)의 식각깊이는 제2 및 제3계단(93b), (93c)의 식각깊이 보다 깊으며, 상기 제2계단(93b)의 식각깊이는 제3계단(93c)의 식각깊이보다 깊다. 따라서, 다수의 계단중 액티브 영역의 에지부분에 가까운 계단의 식각깊이는 액티브 영역의 에지부분에 먼 계단의 식각깊이보다 얕다. 즉, 액티브 영역의 에지부분에서 멀수록 계단의 식각깊이가 깊이어진다.
상기와 같이 에지부분에 다수의 계단(93a-93c)을 구비한 트렌치(93)를 형상한 다음 소자분리막을 형성하는 공정은 도 5d 내지 도 5g와 동일하다.
도 10a 내지 도 10h는 본 발명의 제3실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
본 발명의 제3실시예에 따른 소자분리막 형성방법은 여러번의 스페이서 형성공정을 수행하여 트렌치의 에지부분에 다수의 계단을 형성하여 소자분리막을 형성하는 방법에 관한 것이다.
도 10a와 같이, 반도체 기판(100)의 액티브 영역(100-2)상에 패드산화막(101)과 질화막으로된 하드 마스크(102)를 형성하고, 필드영역(100-1)을 노출시킨다. 도 10b와 같이, 상기 하드마스크(102)를 이용하여 상기 노출된 필드영역(100-1)의 기판을 소정두께로 1차 식각하여 제1계단(103a)를 형성한다.
도 10c와 같이 상기 1차 식각된 기판의 측벽에 제1스페이서(104a)를 형성하고, 도 10d와 같이 상기 제1스페이서(104a)를 마스크로 이용하여 상기 1차 식각된기판을 2차 식각하여 제2계단(103b)을 형성한다.
도 10e와 같이 상기 2차 식각된 기판의 측벽에 제2스페이서(104b)를 형성하고, 도 10f와 같이 상기 제1 및 제2스페이서(104a), (104b)를 마스크로 하여 상기 2차 식각된 기판을 3차 식각하여 제3계단(103c)을 형성한다.
도 10g와 같이 상기 2차 식각된 기판의 측벽에 제3스페이서(104c)를 형성하고, 도 10h와 같이 상기 제3스페이서(104c)를 마스크로 하여 3차 식각된 기판을 식각하여 그의 에지부분에 다수의 계단(103a-103c)을 구비한 트렌치(103)를 형성한다.
이때, 기판(100)의 1차 식각깊이 즉, 제1계단(103a)의 식각깊이는 기판의 2차 및 3차 식각깊이 즉, 제2 및 제3계단(103b), (103c)의 식각깊이 보다 얕으며, 상기 제2계단(103b)의 식각깊이는 제3계단(103c)의 식각깊이보다 깊다. 따라서, 다수의 계단중 액티브 영역(100-2)의 에지부분에 가까운 계단의 식각깊이는 액티브 영역의 에지부분에 먼 계단의 식각깊이보다 얕다. 즉, 액티브 영역의 에지부분에서 멀수록 계단의 식각깊이가 깊이어진다.
상기 제1 내지 제3스페이서(104a-104c)는 질화막 또는 산화막으로 구성되고, 버퍼산화막을 형성하기전에 제거할 수도 있다.
상기와 같이 에지부분에 다수의 계단(103a-103c)을 구비한 트렌치(93)를 형상한 다음 소자분리막을 형성하는 공정은 도 5d 내지 도 5g와 동일하다.
상기한 바와같은 본 발명의 제2 및 제3실시예에 따른 소자분리막 형성방법은 트렌치의 에지부분에 다수의 계단을 형성하여 액티브 영역의 에지부분에서의 각을보다 더 완화시켜 줌으로써 도 6 및 도 8a 내지 도 8d의 반도체 소자의 제조방법에 적용시 게이트 산화막의 박막화 현상을 보다 더 방지할 수 있다.
따라서, 상기한 바와같은 본 발명에 따르면, 트렌치의 에지부분에 다수의 계단을 형성하여 액티브 영역의 에지부분에서의 덴트현상을 완화시켜 주고, 이에 따라 게이트 박막화 현상을 방지할 수 있는 이점이 있다.
본 발명의 실시예에 따른 소자분리막 형성방법을 적용하면 게이트 박막화현상없이 듀얼 게이트 산화막을 용이하게 형성할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (54)

  1. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와;
    상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와;
    상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  3. 제 2 항에 있어서, 상기 제1절연막은 패드 산화막이고, 상기 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 제2절연막은 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 제2절연막은 열산화공정에 의해 형성된 열산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  6. 제 4 항에 있어서, 상기 제2절연막은 CVD 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  8. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와;
    상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  9. 제 8 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  10. 제 8 항에 있어서, 상기 제1절연막은 패드 산화막이고, 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  11. 제 10 항에 있어서, 상기 제2절연막은 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  12. 제 11 항에 있어서, 상기 제2절연막은 열산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  13. 제 11 항에 있어서, 상기 제2절연막은 CVD 산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  14. 제 8 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  15. 제 8 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 기판을 식각하여 트렌치를 형성하는 제1단계와;
    상기 하드마스크의 일부를 식각하여 그하부의 제1절연막을 노출시키는 제2단계와;
    상기 노출된 제1절연막 및 그 하부의 기판을 소정깊이로 식각하여 트렌치의 에지부분에 계단을 형성하는 제3단계와;
    상기 제2 및 제3단계의 하드마스크식각공정 및 제1절연막과 기판의 식각공정을 반복수행하여 트렌치의 에지부분에 다수의 계단을 형성하는 제4단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  16. 제 15 항에 있어서, 상기 트렌치의 에지부분에 형성된 다수의 계단은 액티브 영역에 인접할수록 그의 깊이가 순차적으로 감소하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  17. 제 8 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 기판을 제1깊이로 식각하는 제1단계와;
    상기 제1깊이로 식각된 기판의 측벽에 제1스페이서를 형성하여 상기 제1깊이로 식각된 기판의 일부분을 노출시키는 제2단계와;
    상기 제1스페이서를 마스크로 하여 제1깊이로 식각된 기판의 노출된 부분을 제2깊이로 식각하는 제3단계와;
    상기 제2 및 제3단계의 스페이서 형성공정 및 기판식각공정을 반복수행하여 다수개의 계단을 형성하고, 최종 계단의 형성에 따라 최종의 깊이로 식각된 기판을 노출시키는 제4단계와;
    상기 최종의 깊이로 식각된 기판의 측벽에 제2스페이서를 형성하여 최종의 깊이로 식각된 기판의 일부분을 노출시키는 제5단계와;
    상기 제2스페이서를 마스크로 상기 최종의 깊이로 식각된 기판의 노출된 부분을 식각하여 트렌치를 형성하는 제6단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2식각깊이는 상기 최종의 식각깊이보다 얕으며, 상기 제1식각깊이보다 제2식각깊이가 더 깊은 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  19. 제 17 항에 있어서, 상기 제1 및 제2스페이서는 산화막 또는 질화막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  20. 제 17 항에 있어서, 상기 트렌치 형성후 상기 제1 및 제2스페이서를 제거하는 제7단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  21. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 제1단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 제2단계와;
    상기 노출된 필드영역을 식각하여 트렌치를 형성하는 제3단계와;
    상기 하드마스크의 일부를 식각하여 그하부의 제1절연막을 노출시키는 제4단계와;
    상기 노출된 제1절연막 및 그 하부의 기판을 소정깊이로 식각하여 트렌치의 에지부분에 계단을 형성하는 제5단계와;
    상기 제4 및 제5단계의 하드마스크 식각공정 및 제1절연막 및 기판의 식각공정을 반복수행하여 트렌치의 에지부분에, 액티브 영역에 인접할수록 그의 깊이가 순차적으로 감소하는 다수의 계단을 형성하는 제6단계와;
    상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 제7단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 제8단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 제9단계와;
    남아있는 하드마스크를 제거하는 제10단계와;
    상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 제11단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  22. 제 21 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  23. 제 21 항에 있어서, 상기 제1절연막은 패드 산화막이고, 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  24. 제 23 항에 있어서, 상기 제2절연막은 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  25. 제 24 항에 있어서, 상기 제2절연막은 열산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  26. 제 24 항에 있어서, 상기 제2절연막은 CVD 산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  27. 제 21 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  28. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 제1단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 제2단계와;
    상기 노출된 필드영역의 기판을 제1깊이로 식각하는 제3단계와;
    상기 제1깊이로 식각된 기판의 측벽에 제1스페이서를 형성하여 상기 제1깊이로 식각된 기판의 일부분을 노출시키는 제4단계와;
    상기 제1스페이서를 마스크로 하여 상기 노출된 제1깊이로 식각된 기판의 일부분을 제2깊이로 식각하는 제5단계와;
    상기 제4단계 및 제5단계의 스페이서 형성 및 기판식각공정을 반복수행하여 다수개의 계단을 형성하고, 최종의 깊이로 식각된 기판을 노출시키는 제6단계와;
    상기 최종의 깊이로 식각된 기판의 측벽에 제2스페이서를 형성하여 상기 최종의 깊이로 식각된 기판의 일부분을 노출시키는 제7단계와;
    상기 제2스페이서를 마스크로 상기 노출된 최종의 깊이로 식각된 기판의 일부분을 식각하여 그의 에지부분에 다수의 트렌치를 형성하는 제8단계와;
    상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 제9단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 제10단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 제11단계와;
    남아있는 하드마스크를 제거하는 제12단계와;
    상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 제13단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  29. 제 28 항에 있어서, 상기 트렌치를 형성하는 제8단계의 트렌치 형성공정후 남아있는 제1 및 제2스페이서를 제거하는 단계를 더 포한하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  30. 제 28 항에 있어서, 상기 제1 및 제2식각깊이는 최종의 식각깊이보다 얕으며, 상기 제1식각깊이보다 상기 제2식각깊이가 더 깊은 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  31. 제 28 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  32. 제 28 항에 있어서, 상기 제1절연막은 패드 산화막이고, 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  33. 제 30 항에 있어서, 상기 제2절연막은 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  34. 제 33 항에 있어서, 상기 제2절연막은 열산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  35. 제 33 항에 있어서, 상기 제2절연막은 CVD 산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  36. 제 28 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  37. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와;
    상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와;
    상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와;
    상기 필드영역의 상기 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  38. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와;
    상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와;
    상기 필드영역의 상기 다수의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제 38 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 기판을 식각하여 트렌치를 형성하는 제1단계와;
    상기 하드마스크의 일부를 식각하여 그하부의 제1절연막을 노출시키는 제2단계와;
    상기 노출된 제1절연막 및 그 하부의 기판을 소정깊이로 식각하여 트렌치의 에지부분에 계단을 형성하는 제3단계와;
    상기 제2 및 제3단계의 하드마스크식각공정 및 제1절연막과 기판의 식각공정을 반복수행하여 트렌치의 에지부분에 다수의 계단을 형성하는 제4단계를 포함하며, 상기 트렌치의 에지부분에 형성된 다수의 계단은 액티브 영역에 인접할수록 그의 깊이가 순차적으로 감소하는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제 39 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 기판을 제1깊이로 식각하는 제1단계와;
    상기 제1깊이로 식각된 기판의 측벽에 제1스페이서를 형성하여 상기 제1깊이로 식각된 기판의 일부분을 노출시키는 제2단계와;
    상기 제1스페이서를 마스크로 하여 제1깊이로 식각된 기판의 노출된 부분을 제2깊이로 식각하는 제3단계와;
    상기 제2 및 제3단계의 스페이서 형성공정 및 기판식각공정을 반복수행하여 다수개의 계단을 형성하고, 최종 계단의 형성에 따라 최종의 깊이로 식각된 기판을 노출시키는 제4단계와;
    상기 최종의 깊이로 식각된 기판의 측벽에 제2스페이서를 형성하여 최종의 깊이로 식각된 기판의 일부분을 노출시키는 제5단계와;
    상기 제2스페이서를 마스크로 상기 최종의 깊이로 식각된 기판의 노출된 부분을 식각하여 트렌치를 형성하는 제6단계를 포함하며, 상기 제1 및 제2식각깊이는 상기 최종의 식각깊이보다 얕으며, 상기 제1식각깊이보다 제2식각깊이가 더 깊은 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제1 및 제2액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 제1 및 제2액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 유지되도록 상기 하드마스크를 식각하여 패드산화막을 노출시키는 단계와;
    상기 하드마스크를 이용하여 패드 산화막 및 그 하부의 기판을 식각하여 트렌치의 에지부분에 계단을 형성하는 단계와;
    상기 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와;
    상기 필드영역의 상기 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 제1 및 제2액티브 영역상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와;
    상기 제2액티브 영역상의 제1게이트 산화막을 제거하여 제2액티브 영역을 노출시키는 단계와;
    상기 노출된 제2액티브 영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼게이트 산화막을 구비한 반도체 장치의 제조방법.
  42. 제 41 항에 있어서, 상기 제1 및 제2게이트 산화막은 열산화공정에 의해 형성되는 것을 특징으로 하는 듀얼 게이트 산화막을 갖는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  43. 제 42 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 두꺼운 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  44. 제 43 항에 있어서, 상기 제1게이트 산화막의 제1두께는 100 내지 300Å 이며, 상기 제2게이트 산화막의 제2두께는 80Å이하의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  45. 제 42 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 얇은 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  46. 제 45 항에 있어서, 상기 제1게이트 산화막의 제1두께는 80Å 이하이며, 상기 제2게이트 산화막의 제2두께는 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  47. 제1 및 제2액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 제1 및 제2액티브 영역상에 제1절연막과 하드마스크를 형성하여 상기 필드영역을 노출시키는 단계와;
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 반도체 기판을 식각하여 그의 에지부분에 다수의 계단을 구비한 트렌치를 형성하는 단계와;
    상기 다수의 계단을 구비한 트렌치내에 제2절연막을 형성하는 단계와;
    상기 트렌치를 포함한 기판전면에 라이너와 제3절연막을 순차 형성하는 단계와;
    상기 하드마스크 및 라이너와 제3절연막을 식각하여 기판표면을 평탄화하는 단계와;
    남아있는 하드마스크를 제거하는 단계와;
    상기 제1절연막을 식각하여, 상기 다수의 계단을 구비한 트렌치내에 제2절연막과, 상기 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와;
    상기 필드영역의 상기 다수의 계단을 포함한 트렌치내에 소자분리막이 형성된 기판의 제1 및 제2액티브 영역상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와;
    상기 제2액티브 영역상의 제1게이트 산화막을 제거하여 제2액티브 영역을 노출시키는 단계와;
    상기 노출된 제2액티브 영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼게이트 산화막을 구비한 반도체 장치의 제조방법.
  48. 제 47 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 필드영역의 기판을 식각하여 트렌치를 형성하는 제1단계와;
    상기 하드마스크의 일부를 식각하여 그하부의 제1절연막을 노출시키는 제2단계와;
    상기 노출된 제1절연막 및 그 하부의 기판을 소정깊이로 식각하여 트렌치의 에지부분에 계단을 형성하는 제3단계와;
    상기 제2 및 제3단계의 하드마스크식각공정 및 제1절연막과 기판의 식각공정을 반복수행하여 트렌치의 에지부분에 다수의 계단을 형성하는 제4단계를 포함하며, 상기 트렌치의 에지부분에 형성된 다수의 계단은 액티브 영역에 인접할수록 그의 깊이가 순차적으로 감소하는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  49. 제 47 항에 있어서, 상기 다수의 계단을 구비한 트렌치를 형성하는 방법은
    상기 하드마스크를 이용하여 상기 노출된 기판을 제1깊이로 식각하는 제1단계와;
    상기 제1깊이로 식각된 기판의 측벽에 제1스페이서를 형성하여 상기 제1깊이로 식각된 기판의 일부분을 노출시키는 제2단계와;
    상기 제1스페이서를 마스크로 하여 제1깊이로 식각된 기판의 노출된 부분을 제2깊이로 식각하는 제3단계와;
    상기 제2 및 제3단계의 스페이서 형성공정 및 기판식각공정을 반복수행하여 다수개의 계단을 형성하고, 최종 계단의 형성에 따라 최종의 깊이로 식각된 기판을노출시키는 제4단계와;
    상기 최종의 깊이로 식각된 기판의 측벽에 제2스페이서를 형성하여 최종의 깊이로 식각된 기판의 일부분을 노출시키는 제5단계와;
    상기 제2스페이서를 마스크로 상기 최종의 깊이로 식각된 기판의 노출된 부분을 식각하여 트렌치를 형성하는 제6단계를 포함하며, 상기 제1 및 제2식각깊이는 상기 최종의 식각깊이보다 얕으며, 상기 제1식각깊이보다 제2식각깊이가 더 깊은 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  50. 제 47 항에 있어서, 상기 제1 및 제2게이트 산화막은 열산화공정에 의해 형성되는 것을 특징으로 하는 듀얼 게이트 산화막을 갖는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  51. 제 50 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 두꺼운 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  52. 제 51 항에 있어서, 상기 제1게이트 산화막의 제1두께는 100 내지 300Å 이며, 상기 제2게이트 산화막의 제2두께는 80Å이하의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  53. 제 50 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 얇은 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  54. 제 53 항에 있어서, 상기 제1게이트 산화막의 제1두께는 80Å 이하이며, 상기 제2게이트 산화막의 제2두께는 100 내지 300Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
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