KR20020083451A - 패턴 형성 방법, 이 패턴 형성에 이용되는 노광용 마스크및 그 제조 방법 - Google Patents

패턴 형성 방법, 이 패턴 형성에 이용되는 노광용 마스크및 그 제조 방법 Download PDF

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Abstract

본 발명의 패턴 형성 방법은 제1 처리에 의해 복수의 메모리 셀의 셀 패턴을, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군으로 분리한다. 제2 처리에 의해, 상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록, 그 마스크 치수를 결정한다. 제3 처리에 의해, 상기한 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록, 그 마스크 치수를 주변 패턴 환경에 맞게 최적화한다. 제4 처리에 의해, 상기 제2 패턴군의 마스크 치수와 상기 제1 패턴군의 마스크 치수에 맞게 상기 메모리 셀의 마스크 패턴을 형성한다. 제5 처리에 의해, 상기 마스크 패턴을 이용하여 반도체 웨이퍼 위에 상기 셀 패턴을 형성한다.

Description

패턴 형성 방법, 이 패턴 형성에 이용되는 노광용 마스크 및 그 제조 방법{PATTERN FORMATION METHOD, MASK FOR EXPOSURE USED IN THE FORMATION AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 패턴 형성 방법, 이 패턴 형성에 이용되는 노광용 마스크 및 그 제조 방법에 관한 것이다. 보다 상세하게는 IC나 LSI 등의 반도체 장치의 제조에 이용되는 노광용 마스크 및 그 노광용 마스크의 제조 방법과 이 노광용 마스크를 이용한 패턴 형성 방법에 관한 것이다.
최근, 반도체 장치의 제조 기술의 진보는 매우 눈부시다. 현재, 최소 가공 치수가 0.18㎛인 패턴 사이즈를 갖는 반도체 칩의 양산이 시작되고 있다. 이러한 반도체 장치의 미세화는 미세 패턴 형성 기술의 비약적인 진보에 의해 실현되고 있다. 미세 패턴 형성 기술로서는 마스크 프로세스 기술 및 광 리소그래피 기술 및 에칭 기술 등을 예로 들 수 있다.
패턴 사이즈가 충분히 큰 시대에는 거의 설계 패턴대로 디바이스 패턴을 형성할 수 있었다. 예를 들면, 제조하고자 하는 반도체 장치의 사이즈가 충분히 큰 경우에는 그 디바이스 패턴을 그대로 설계 패턴으로 하여 마스크 기판 위에 그린다. 그리고, 그 설계 패턴에 충실한 마스크 패턴(노광용 마스크)을 작성한다. 또한, 이 마스크 패턴을 베이스가 형성되어 있는 웨이퍼 위에 투영 광학계로 전사한다. 이렇게 해서 형성된 레지스트 패턴에 따라, 베이스를 에칭한다. 이렇게 함으로써, 웨이퍼 위에 거의 설계 패턴대로의 패턴 사이즈를 갖는 복수의 디바이스 패턴을 형성할 수 있다.
그러나, 반도체 장치의 미세화가 진행됨에 따라, 각 프로세스에서의 패턴 형성의 정밀도가 악화되어 왔다. 이에 따라, 디바이스 패턴의 최종적인 완성 치수(패턴 사이즈)가 설계 패턴대로 되지 않는 문제가 발생되어 왔다. 특히, 미세 가공을 달성하기 위해서 가장 중요한 리소그래피 프로세스 및 에칭 프로세스에 있어서는, 형성하고자 하는 패턴의 주변 레이아웃 환경(주변 패턴 환경)이 그 패턴의 치수 정밀도에 크게 영향을 미친다. 이러한 영향을 저감시키기 위한 방법으로서는 광 근접 효과 보정(OPC: Optical Proximity Correction) 또는 프로세스 근접 효과 보정(PPC: Process Proximity Correction) 등의 보정 기술이 이미 알려져 있다. 광 근접 효과 보정 기술은, 사전에 설계 패턴에 보조 패턴을 부가하고, 가공 후의 패턴이 원하는 치수가 되도록 형성하는 기술이다(예를 들면, 특개평9-319067호 공보 참조).
또한, 최근에는 초해상 기술이라고 하는 기술이 불가결로 되어 있다. 복수의 미세 패턴이 밀집된 메모리 셀과 같은 패턴을 형성하는 경우, 이 초해상 기술을 이용하면, 충분한 마진을 확보할 수 있다. 그러나, 한편으로는, 광 근접 효과(OPE: Optical Proximity Effects)의 영향이 매우 커진다. 즉, 패턴의 조밀한 부분과 성긴 부분을 동일한 치수의 마스크 패턴을 이용하여 동일한 노광량으로 노광한 것으로 한다. 이 경우, 조밀한 부분에서는 패턴이 원하는 치수로 완성된다. 반면, 성긴 부분에서는 원하는 치수보다 작아지거나 커지기도 하는 현상이 보다 현저하게 나타난다.
예를 들면, 메모리 셀의 경우에는 셀의 중심부와 단부(이후, 셀 단부라고 함)에서 셀 패턴(디바이스 패턴)의 배치(조밀/성김)가 크게 다르다. 그 때문에, 셀 단부(이 경우에는 성긴 부분)에서의 레지스트에 패턴의 붕괴(레지스트 패턴의 붕괴)가 발생한다. 통상, 이 문제를 회피하기 위해서, 셀의 최단부(셀 단부로부터 보다 외측)에 소정 개수의 더미 패턴을 여분으로 배치하는 방법이 취해진다(예를 들면, 특개평2-177558호 공보 참조). 또는 셀 단부의 레지스트 패턴의 치수만을 셀의 중심부보다 크게(또는 작게) 설정한다. 이렇게 함에 따라, 셀 단부에서의 레지스트 패턴의 붕괴를 회피하도록 하고 있다.
이상과 같이, 더미 패턴을 배치하면, 당연히 셀의 면적이 증가한다. 그로 인해, 칩이 대형화된다. 이는 반도체 장치의 제조 측면에서 경쟁력의 저하로 이어진다. 또한, 광 근접 효과는 셀 단부의 최대 5㎛(통상은 2∼3㎛) 정도의 주변 패턴 환경에 의존한다. 이 때문에, 셀 단부의 마스크 패턴의 치수만을 바꾸더라도,충분한 셀/디바이스 특성을 얻는 것은 곤란하다는 문제가 있었다. 왜냐하면, 셀 단부의 셀 패턴의 완성 치수가 변화하는 것을 방지할 수 있다고 해도, 셀 단부보다 내측에서의 셀 패턴의 완성 치수가 변화하는 것을 방지하는 것은 설계 측면이나, 프로세스 측면에서 볼 때 곤란하기 때문이다.
도 1a, 도 1b는 본 발명의 제1 실시예에 따라 메모리 셀의 게이트층에서의 인출부를 예로 들어, 셀 패턴의 완성 상태를 종래와 대비하여 나타내는 평면도.
도 2는 도 1a에 도시한 인출부의 형성에 이용되는 마스크 패턴의 일례를 나타내는 평면도.
도 3은 본 발명의 제2 실시예에 따라 소자 영역층에서의 메모리 셀의 구성예를 나타내는 평면도.
도 4는 도 3에 도시한 메모리 셀의 형성에 이용되는 마스크 패턴의 일례를 나타내는 평면도.
도 5는 메모리 셀 및 주변 회로를 포함하는 복수의 칩이 형성된 반도체 웨이퍼의 일 구성예를 나타내는 평면도.
도 6은 설계 데이터의 작성부터 웨이퍼 위에 레지스트 패턴을 형성하기까지의 처리 흐름을 나타내는 공정도.
도 7은 본 발명의 다른 실시예에 따라 메모리 혼재 디바이스 구조를 갖는 복수의 칩이 형성된 반도체 웨이퍼의 구성예를 나타내는 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
12 : 칩
12' : 셀 단부
12" : 셀 인출부
12a : 메모리 셀
12b : 주변 회로
21 : 제1 패턴군
22 : 제2 패턴군
본 발명의 제1 특징에 따르면, 패턴 형성 방법은,
복수의 메모리 셀의 셀 패턴을, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군으로 분리하는 제1 처리와,
상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록, 상기 제2 패턴군의 마스크 치수를 결정하는 제2 처리와,
상기 제2 처리의 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록, 그 마스크 치수를 주변 패턴 환경에 맞게 최적화하는 제3 처리와,
상기 제2 처리에 의해 결정된 상기 제2 패턴군의 마스크 치수와 상기 제3 처리에 의해 최적화된 상기 제1 패턴군의 마스크 치수에 맞게 상기 메모리 셀의 마스크 패턴을 형성하는 제4 처리와,
상기 제4 처리에 의해 형성된 마스크 패턴을 이용하여 반도체 웨이퍼 위에 상기 셀 패턴을 형성하는 제5 처리를 포함한다.
본 발명의 제2 특징에 따르면, 노광용 마스크 제조 방법은,
복수의 메모리 셀의 셀 패턴을, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군으로 분리하는 제1 처리와,
상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록, 상기 제2 패턴군의 마스크 치수를 결정하는 제2 처리와,
상기 제2 처리의 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록, 그 마스크 치수를 주변 패턴 환경에 맞게 최적화하는 제3 처리와,
상기 제2 처리에 의해 결정된 상기 제2 패턴군의 마스크 치수와 상기 제3 공정에 의해 최적화된 상기 제1 패턴군의 마스크 치수에 맞게 상기 메모리 셀의 마스크 패턴을 형성하는 제4 처리를 포함한다.
본 발명의 제3 특징에 따르면, 노광용 마스크는, 복수의 메모리 셀의 셀 패턴이 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군을 포함하여 이루어지는 경우에 이용되는 노광용 마스크로서,
상기 노광용 마스크는 상기 제1 패턴군의 마스크 치수와 상기 제2 패턴군의 마스크 치수에 맞게 형성되는, 상기 메모리 셀의 마스크 패턴을 구비하고,
상기 마스크 패턴을 형성하는 상기 제2 패턴군의 마스크 치수는, 상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록 하는 조건에 의해 결정되며,
상기 마스크 패턴을 형성하는 상기 제1 패턴군의 마스크 치수는, 상기 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록 주변 패턴 환경에 맞게 최적화되어 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
〈제1 실시예〉
우선, 도 1a, 도 1b, 도 2, 도 5 및 도 6을 참조하여, 본 발명의 제1 실시예에 대하여 설명한다.
도 1a 및 도 1b는 메모리 셀의 게이트층에서의 인출부를 예로 들어, 그 셀 패턴(디바이스 패턴)의 완성 상태를 대비하여 나타내는 것으로, 도 1a는 본 발명의 제1 실시예에 따른 평면도이고, 도 1b는 종래 기술에 따른 평면도이다. 도 2는 상기 인출부의 형성에 이용되는 마스크 패턴의 평면도이다. 도 5는 메모리 셀 및 주변 회로를 갖는 복수의 칩이 형성된 반도체 웨이퍼의 평면도이다. 도 6은 설계 데이터의 작성부터 웨이퍼 위에 레지스트 패턴을 형성하기까지의 웨이퍼 노광의 흐름을 나타내는 공정도이다.
도 5에 도시한 바와 같이, 실리콘 등의 웨이퍼(11) 위에는 복수의 칩(12)이 형성되어 있다. 각 칩(12)은 웨이퍼(11)에 대하여 소정의 처리를 실시한 후, 낱개로 분리·절단된다. 통상, 하나의 웨이퍼(11)에는 동일한 디바이스 패턴을 갖는 복수의 칩(12)이 형성된다. 본 실시예에 있어서의 각 칩(12)의 경우, 예를 들면 복수의 메모리 셀(12a)이 매트릭스 형상으로 배치되어 있다. 또한, 각 칩(12)의 주변 및 각 메모리 셀(12a) 사이에는 각각 주변 회로(12b)가 형성되어 있다.
이러한 구성에 있어서, 상기 웨이퍼(11) 위에 복수의 칩(12)을 형성하는 경우, 예를 들면 도 6에 도시한 바와 같이, 우선, 형성하고자 하는 메모리 셀(12a) 등의 셀 패턴을 설계 패턴으로 하여 그리기 위한 설계 데이터를 작성한다. 그리고, 그 설계 패턴에 마스크 데이터(Mask Design Processing: MDP) 처리 및 PPC 처리를 실시하여, 소정 형상의 마스크 패턴을 갖는 마스크 데이터를 얻는다. 이 마스크 데이터를 기초로 하여, 마스크 제조 프로세스에 따라 노광용 마스크를 제조한다. 또한, 투영 광학계에 의해 그 마스크 패턴을 폴리실리콘층이나 메탈층 등의 베이스가 형성되고, 그 위에 레지스트가 도포된 웨이퍼(11) 위에 전사한다(노광, 현상 프로세스). 이렇게 해서 레지스트 패턴을 형성한 후, 그 레지스트 패턴에 따라 베이스를 에칭한다. 이렇게 함으로써, 거의 설계 패턴대로의 패턴 사이즈를 갖는 셀 패턴을 웨이퍼(11) 위에 형성할 수 있다.
도 1a는 상기 메모리 셀(12a)에서의, 폴리실리콘 등의 게이트층의 패턴 인출부를 도시하고 있다. 칩(12)에 형성된 메모리 셀(셀 패턴: 12a)에는 셀 단부(12')에 이어지는 최단부에 셀 인출부(12")가 배치되어 있다. 이와 같이, 통상, 메모리 셀(12a)의 게이트층이나 메탈층의 일 방향에는 "셀 인출부"라고 하는 영역이 존재한다. 이 영역은 칩(12)의 주변 및 메모리 셀(12a) 사이에 배치된 주변 회로(12b)와 메모리 셀(12a)을 접속하기 위한 것으로, 그 주변 패턴 환경이 메모리 셀(12a)의 그것과 다르게 되어 있다. 즉, 셀 인출부(12")라고 하는 영역의 패턴의 주기성(L/S(Line and Space))은 메모리 셀(12a)에서의 패턴의 주기성과 다르다. 그 때문에, 광 근접 효과의 영향이 특히 현저하게 나타난다.
본 실시예에서는 이 셀 인출부(12")의 패턴군(제1 패턴군: 21)과 그 이외의 패턴군(제2 패턴군: 22)을 분리한다. 그 때의 방법으로서는 다음과 같은 방법을 생각할 수 있다.
① 셀 인출부(12")를 특정할 수 있는 레이어를 이용하여 그 셀 인출부(12")를 형성하도록 사전에 메모리 셀을 설계한다.
② 셀 인출부(12")를 특징짓는 패턴만을 디자인 룰 체크(Design Rule Check)를 사용하여 추출하고, 그 부분만을 별도의 레이어로 치환한다.
이와 같이 하여 추출된 패턴군 중에서, 제2 패턴군(22)의 마스크 치수는 실험 또는 계산에 의해 결정된다. 그 때, 사용되는 노광 장치나 레지스트 성능에 의해 요구되는 치수 타깃 및 치수 스펙에 대하여, 충분한 리소그래피 마진을 확보할 수 있도록, 상기 마스크 치수는 결정된다. 또한, 이 때, 제2 패턴군(22)의 마스크 치수와 동시에, 필요한 노광량도 함께 결정된다.
여기서, 예를 들면 종래의 경우와 마찬가지로, 제2 패턴군(22)과 제1 패턴군(21)에서 동일한 치수의 마스크 패턴을 사용하고, 동일한 노광량으로 노광한 것으로 한다. 앞서 설명한 바와 같이, 제1 패턴군(21)과 제2 패턴군(22)에서는 패턴의 주기성이 다르다. 그 때문에, 예를 들면 도 1b에 도시한 바와 같이, 실선으로 나타낸 셀 패턴의 완성 치수는 파선으로 나타낸 치수 타깃보다 가늘게 된다(굵게 되는 경우도 있음).
그래서, 이 제1 패턴군(21)에 대해서만 PPC 처리를 행하고, 제1 패턴군(21)에 대한 최적의 마스크 치수(보정량)를 산출하였다. 이 때, 제1 패턴군(21)의 마스크 치수는 각각의 패턴으로부터 5㎛(바람직하게는 2∼3㎛) 이내에 배치된 주변 패턴 환경에 의해 결정된다. 이와 같이 하여, 제1 패턴군(21)의 모든 셀 패턴의 마스크 치수를 최적화한 후, 제1 패턴군(21)의 마스크 치수와 제2 패턴군(22)의 마스크 치수를 정합한다. 이렇게 해서, 메모리 셀(12a)의 마스크 패턴을 형성한다. 그리고, 이에 대응하는 포토마스크 등의 노광용 마스크(14)를 작성한다(도 2참조).
이 노광용 마스크(14)를 이용하여 셀 패턴을 형성하였다. 그 결과, 제1 패턴군(21) 및 제2 패턴군(22)을 모두 원하는 치수로 완성할 수 있다는 것을 알게 되었다.
본 실시예와 같이, 셀 단부의 설계 데이터(셀 패턴)에 대해서만 PPC 처리를 실시한다. 이에 따라, 메모리 셀의 최단부에서의 셀 패턴의 완성 치수 차(설계 데이터와의 오차)를 줄일 수 있게 되었다. 즉, 셀의 최단부의 셀 패턴이 원하는 치수로 완성되도록, 주변 패턴 환경에 맞게 마스크 치수를 최적화한다. 이에 따라, 더미 패턴을 이용하지 않고, 즉, 메모리 셀의 면적을 증대시키지 않고, 셀의 최단부에 도달할 때까지 셀 패턴을 원하는 치수로 완성할 수 있게 되었다.
또한, 셀 단부의 마스크 치수를 PPC 처리에 의해 결정할 수 있다. 그 때문에, 리소그래피 프로세스의 조건이 변한 경우라도, 셀 단부의 설계 변경에 필요한 번거로움을 없앨 수 있다. 즉, 리소그래피 프로세스의 변화에 맞게 PPC 처리의 룰을 바꾸는 것만으로, 셀 단부의 최적의 마스크 치수를 얻을 수 있게 된다. 이에 따라, 설계 시에 가해지는 부하를 저감시킬 수 있다.
〈제2 실시예〉
다음으로, 도 3 및 도 4를 참조하여, 본 발명의 제2 실시예에 대하여 설명한다.
도 3은 소자 영역층에서의 메모리 셀의 일례를 나타내는 평면도이다. 도 4는 상기 메모리 셀의 형성에 이용되는 마스크 패턴의 평면도이다. 본 실시예는 소자 영역층의 메모리 셀의 주변 영역에 적용한 경우의 예로서, 주변 영역 중에서 셀의 중심부 부근에서는 격자 형상의 패턴이 주기성을 갖은 배치로 되어 있다. 이에 대하여, 주변부에서는 그 주기성이 없어지고 있다. 그 때문에, 제1 실시예의 경우와 마찬가지로, 셀의 중심부와 주변부에서 셀 패턴의 완성에 치수 차가 생긴다. 그래서, 셀의 중심부에서는 충분한 리소그래피 마진을 확보할 수 있는 조건 하에서, 주변부의 셀 패턴에 대해서만 PPC 처리를 행하였다. 본 실시예에서는 셀의 주변 영역의 패턴을 최단부를 포함하는 제1 패턴군(보정 대상: 31)과 그 이외의 제2 패턴군(32)으로 분리한다.
도 4는 보정 후의 노광용 마스크(마스크 패턴: 33)의 일례를 나타내는 것이다. 본 실시예에서는 셀의 최단부로부터 2열째까지를 셀 단부 영역(보정 대상)으로 하고, 그 영역(제1 패턴군(31))에 대해서만 보정(PPC 처리)를 행하였다. 이 때문에, 2열째까지의 마스크 패턴의 치수만이 각각 변화하고 있으며, 그보다 내측인 영역(제2 패턴군(32))의 마스크 치수는 거의 변화없이, 거의 일정하게 되어 있다. 이러한 마스크 패턴을 기초로 하여 포토마스크 등의 노광용 마스크(33)를 작성하여, 셀 패턴을 형성하였다. 그 결과, 셀의 주변 영역에서, 제1 패턴군(31) 및 제2 패턴군(32)을 모두 원하는 치수로 완성할 수 있다는 것을 알게 되었다.
본 실시예와 같이, 셀 단부의 설계 데이터(셀 패턴)에 대해서만 PPC 처리를 실시한다. 이에 따라, 셀의 면적을 증대시키지 않고, 셀의 최단부에 도달할 때까지, 소자 분리 영역의 셀의 타깃 패턴을 원하는 치수로 완성할 수 있게 되었다.
또, 본 발명에는 광에 의한 노광에 한정하지 않고, 에칭 프로세스, 마스크프로세스, 전자 빔 또는 X선 노광에 의한, 패턴의 완성 치수 차의 저감도 포함된다.
또한, 프로세스 마진은 적어도 마스크 프로세스, 리소그래피 프로세스 및 에칭 프로세스에서의 가공 변동에 의해 결정되는 값으로 하여도 된다.
또한, 주변 패턴 환경은 제1 패턴군에 존재하는 각각의 셀 패턴으로부터 최대 반경 5㎛ 이내에 존재하는 다른 패턴의 레이아웃 환경으로 할 수도 있다.
또한, 셀 단부로서 분리되는 영역은 통상 수 ㎛ 정도이지만, 그보다 큰 영역을 셀 단부로 설정한 경우에도 마찬가지로 적용할 수 있다.
또한, 본 발명에 따르면, 리소그래피나 에칭 등의 프로세스의 변경에 수반되는 설계 패턴의 변경을 필요로 하지 않을 수 있다. 통상은 프로세스의 변경에 수반하여 셀이나 셀 단부의 설계를 변경하였다. 이에 대하여, 본 발명에서는 셀이나 셀 단부의 설계 변경을 데이터 처리에 의해 행하기 때문에, 설계자의 설계 변경에 따른 번거로움을 경감할 수 있어, 설계 효율을 향상시킬 수 있다. 구체적인 프로세스의 변경으로서는 노광 장치의 변경에 수반되는 노광 조건(노광 파장, 렌즈 개구 수(NA), 조명계(σ, ε), 렌즈 수차)의 변경, 레지스트의 변경에 수반되는 레지스트 파라미터의 변경, 마스크 묘화 장치나 마스크 프로세스의 변경에 의한 마스크 형상의 변화, 베이스의 변경에 수반되는 베이스로부터의 반사나 굴절율의 변화 및 에칭 조건의 변경 등이다. 이들 변경에 대하여, 설계에 따른 불필요한 부하가 없어, 최적의 마스크를 형성할 수 있다.
다음으로, 상기 제2 실시예에 의해 형성된 노광용 마스크(33)를 이용하여,실리콘 등의 웨이퍼(11) 위에 폴리실리콘막이나 메탈막을 패터닝하는 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 웨이퍼(11) 위에 형성하고자 하는 LSI 등의 반도체 장치의 디바이스 패턴을 설계 패턴으로 하여 그리기 위한 설계 데이터를 작성한다. 그리고, 그 설계 패턴에 MDP 처리 및 PPC 처리를 실시하여, 소정 형상의 마스크 패턴을 갖는 마스크 데이터를 얻는다. 이 마스크 데이터에 기초하여, 마스크 제조 프로세스에 따라 노광용 마스크(33)를 형성한다. 웨이퍼(11) 위에 폴리실리콘층이나 메탈층 등의 피처리막(베이스)을 형성한다. 이 피처리막 위에 레지스트를 도포한다. 그 레지스트를 노광용 마스크(33)를 개재시켜 노광한다. 또한, 레지스트를 현상한 후, 이 레지스트 패턴을 마스크로 하여, 피처리막을 소정의 형상으로 패터닝한다.
이와 같이, 노광용 마스크(33)의 마스크 패턴을 투영 광학계에 의해 웨이퍼(11) 상의 레지스트 등에 전사한다. 그리고, 그 레지스트의 아래의 피처리막을 에칭한다. 이렇게 함으로써, 거의 설계 패턴대로의 패턴 사이즈를 갖는 디바이스 패턴을 웨이퍼(11) 위에 형성할 수 있다.
상술한 각 실시예는, 모두 일부의 레이어에 적용한 경우의 예이다. 이에 한정하지 않고, 메모리 셀을 갖는 디바이스(메모리 디바이스)의 모든 층에 대하여 마찬가지로 적용할 수 있다. 또한, 예를 들면 도 7에 도시한 바와 같은 로직 회로(12A-1)와 함께, 메모리(캐쉬 메모리나 SRAM(12a-2) 및 DRAM(12a-3))를 동일 칩(12A) 위에 탑재하여 이루어지는 메모리 혼재 디바이스 등에도 마찬가지로 적용할 수 있다.
이상, 본 발명에 따른 실시예에 대하여 설명하였지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
이상 본 발명에 따르면, 셀 단부의 설계 데이터(셀 패턴)에 대해서만 PPC 처리를 실시하여, 메모리 셀의 최단부에서의 셀 패턴의 완성 치수 차(설계 데이터와의 오차)를 줄일 수 있게 되었다. 즉, 셀의 최단부의 셀 패턴이 원하는 치수로 완성되도록, 주변 패턴 환경에 맞게 마스크 치수를 최적화한다. 따라서, 더미 패턴을 이용하지 않고, 즉, 메모리 셀의 면적을 증대시키지 않고, 셀의 최단부에 도달할 때까지 셀 패턴을 원하는 치수로 완성할 수 있다.
또한, 셀 단부의 마스크 치수를 PPC 처리에 의해 결정할 수 있어, 리소그래피 프로세스의 조건이 변한 경우라도, 셀 단부의 설계 변경에 필요한 번거로움을 없앨 수 있다. 즉, 리소그래피 프로세스의 변화에 맞게 PPC 처리의 룰을 바꾸는 것만으로, 셀 단부의 최적의 마스크 치수를 얻을 수 있게 된다. 따라서, 설계 시에 가해지는 부하를 저감시킬 수 있다.

Claims (20)

  1. 복수의 메모리 셀의 셀 패턴을, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군으로 분리하는 제1 처리와,
    상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록, 상기 제2 패턴군의 마스크 치수를 결정하는 제2 처리와,
    상기 제2 처리의 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록, 그 마스크 치수를 주변 패턴 환경에 맞게 최적화하는 제3 처리와,
    상기 제2 처리에 의해 결정된 상기 제2 패턴군의 마스크 치수와 상기 제3 처리에 의해 최적화된 상기 제1 패턴군의 마스크 치수에 맞게 상기 메모리 셀의 마스크 패턴을 형성하는 제4 처리와,
    상기 제4 처리에 의해 형성된 마스크 패턴을 이용하여 반도체 웨이퍼 위에 상기 셀 패턴을 형성하는 제5 처리
    를 포함하는 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 패턴군은 상기 메모리 셀의 최단부로부터 최대 5㎛ 정도의 범위 내에 존재하는 복수의 패턴인 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제2 패턴군은 임의의 주기성을 갖은 복수의 패턴이고, 상기 제1 패턴군은 상기 주기성을 갖지 않는 복수의 패턴인 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 프로세스 마진은 적어도 리소그래피 프로세스 및 에칭 프로세스에서의 가공 변동에 의해 결정되는 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 주변 패턴 환경은 상기 제1 패턴군으로부터 최대 5㎛ 이내에 존재하는 다른 패턴의 레이아웃 환경인 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 셀 패턴은 상기 반도체 웨이퍼 위에 상기 마스크 패턴에 대응하는 레지스트 패턴을 형성하고, 그 레지스트 패턴에 따라 상기 반도체 웨이퍼 위의 베이스층을 에칭함으로써 형성되는 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 셀 패턴이 형성되는 상기 반도체 웨이퍼 위에는 복수의 칩이 형성됨과 함께, 상기 각 칩에는 각각 로직 회로가 탑재되어 있는 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 제3 처리는 상기 복수의 메모리 셀의 단부의 셀 패턴에 대하여 PPC(Process Proximity Correction) 처리를 실시하는 패턴 형성 방법.
  9. 복수의 메모리 셀의 셀 패턴을, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군으로 분리하는 제1 처리와,
    상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록, 상기 제2 패턴군의 마스크 치수를 결정하는 제2 처리와,
    상기 제2 처리의 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록, 그 마스크 치수를 주변 패턴 환경에 맞게 최적화하는 제3 처리와,
    상기 제2 처리에 의해 결정된 상기 제2 패턴군의 마스크 치수와 상기 제3 공정에 의해 최적화된 상기 제1 패턴군의 마스크 치수에 맞게 상기 메모리 셀의 마스크 패턴을 형성하는 제4 처리
    를 포함하는 노광용 마스크 제조 방법.
  10. 제9항에 있어서,
    상기 제1 패턴군은 상기 메모리 셀의 최단부로부터 최대 5㎛ 정도의 범위 내에 존재하는 복수의 패턴인 노광용 마스크 제조 방법.
  11. 제9항에 있어서,
    상기 제2 패턴군은 임의의 주기성을 갖은 복수의 패턴이고, 상기 제1 패턴군은 상기 주기성을 갖지 않는 복수의 패턴인 노광용 마스크 제조 방법.
  12. 제9항에 있어서,
    상기 프로세스 마진은 적어도 리소그래피 프로세스 및 에칭 프로세스에서의 가공 변동에 의해 결정되는 노광용 마스크 제조 방법.
  13. 제9항에 있어서,
    상기 주변 패턴 환경은 상기 제1 패턴군으로부터 최대 5㎛ 이내에 존재하는 다른 패턴의 레이아웃 환경인 노광용 마스크 제조 방법.
  14. 제9항에 있어서,
    상기 제3 처리는 상기 복수의 메모리 셀의 단부의 셀 패턴에 대하여 PPC(Process Proximity Correction) 처리를 실시하는 노광용 마스크 제조 방법.
  15. 복수의 메모리 셀의 셀 패턴이, 각각 셀의 최단부로부터 소정의 크기만큼 내측에 있는 제1 패턴군과 그 이외의 제2 패턴군을 포함하여 이루어지는 경우에 이용되는 노광용 마스크에 있어서,
    상기 노광용 마스크는 상기 제1 패턴군의 마스크 치수와 상기 제2 패턴군의 마스크 치수에 맞게 형성되는 상기 메모리 셀의 마스크 패턴을 구비하고,
    상기 마스크 패턴을 형성하는 상기 제2 패턴군의 마스크 치수는, 상기 제2 패턴군이 주어진 치수 및 치수 정밀도에 대하여 충분한 프로세스 마진을 확보할 수 있도록 하는 조건에 의해 결정되며,
    상기 마스크 패턴을 형성하는 상기 제1 패턴군의 마스크 치수는 상기 조건 하에서, 상기 제1 패턴군이 원하는 치수로 완성되도록 주변 패턴 환경에 맞게 최적화되어 있는 노광용 마스크.
  16. 제15항에 있어서,
    상기 제1 패턴군은 상기 메모리 셀의 최단부로부터 최대 5㎛ 정도의 범위 내에 존재하는 복수의 패턴인 노광용 마스크.
  17. 제15항에 있어서,
    상기 제2 패턴군은 임의의 주기성을 갖은 복수의 패턴이고, 상기 제1 패턴군은 상기 주기성을 갖지 않는 복수의 패턴인 노광용 마스크.
  18. 제15항에 있어서,
    상기 프로세스 마진은 적어도 리소그래피 프로세스 및 에칭 프로세스에서의 가공 변동에 의해 결정되는 노광용 마스크.
  19. 제15항에 있어서,
    상기 주변 패턴 환경은 상기 제1 패턴군으로부터 최대 5㎛ 이내에 존재하는 다른 패턴의 레이아웃 환경인 노광용 마스크.
  20. 제15항에 있어서,
    상기 제1 패턴군의 마스크 치수의 최적화는 상기 복수의 메모리 셀의 단부의 셀 패턴에 대하여 PPC(Process Proximity Correction) 처리를 실시하는 노광용 마스크.
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