JP2001267223A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】セルプロジェクション又はブロック露光方式に
よる電子線描画法を用いて論理ＬＳＩを製造する際、エ
ッチング時のマイクロローディング効果等、描画後のパ
ターン転写プロセスにおいてパターンの周辺状況に依存
して生じる寸法変動（近接効果）を補正し得る方法を提
供する。 【解決手段】多数回使用されるセルの内部のパターン
（図４（ｂ）の斜線部）に対してのみアパーチャを用い
た一括転写を行い、セルの周辺部（図４（ｃ）の斜線
部）は従来の可変成形ビーム描画を行う。各々におい
て、パターンの周辺状況に依存して生じる寸法変動を補
正する。ゲート長のバラツキを抑えた高性能の半導体装
置を、マスクを使用しないで比較的短時間で作製するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳロジック
をはじめとするロジック系半導体集積回路を含む半導体
装置の製造方法に係り、特にセルプロジェクション又は
ブロック露光方式による電子線描画法を用いた半導体装
置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）の高性能化及
び高集積化は、回路パターンの微細化により達成されて
きた。特に、ロジック系ＬＳＩでは、その動作速度（動
作周波数）はトランジスタゲート長（Ｌｇ）の縮小によ
り向上されてきた。これらの回路形成には、現在、チッ
プ単位で回路パターンをウエハー上に一括転写する光リ
ソグラフィ（縮小投影露光法）が用いられており、その
解像度向上は露光波長の短波長化と投影レンズ開口数増
大で達成されてきた。しかし、光リソグラフィの解像限
界からＬｇ０.０７μｍ以下を達成することは困難と考
えられる。又、光リソグラフィはスループットが高い一
方、品種毎にマスクを用意しなければならないため、Ａ
ＳＩＣ等の少量多品種生産品においてはマスクコストが
膨大となるという問題点がある。

【０００３】一方、微細に絞りこんだ電子ビームで回路
パターンを順次描画していく電子線（ＥＢ）描画法は、
スループットは低いものの、高い解像度を有する。ＥＢ
描画法のスループットを向上するために、回路パターン
を矩形パターンに分解し、上記矩形パターンに成形した
電子ビームで描画する可変成形ビーム方式がある。さら
に、ある程度の大きさを有するパターンのブロック毎
に、電子ビームをアパーチャマスクにより成形してこれ
を一括転写するセルプロジェクション方式又はブロック
露光方式がある。

【０００４】上記各方式の概念図を、各々、図１（ａ）
及び（ｂ）に示す。又、これらの方式については、例え
ば、「ＵＬＳＩリソグラフィ技術の革新」第１４８頁
（サイエンスフォーラム社刊、１９９４年、東京）に論
じられている。図１（ａ）に示すように、可変成形ビー
ム方式では、矩形に成形したビーム１を第１偏向電子レ
ンズ２により適宜横ずれさせて矩形アパーチャ３を通過
させることにより、任意形状の矩形電子ビームを形成
し、これを第２偏向電子レンズ４により基板ウエハー５
上の任意位置に照射することにより、基板ウエハー５上
のレジスト膜を露光する。一方、図１（ｂ）に示すよう
に、セルフプロジェクション方式又はブロック露光方式
では、矩形に成形したビーム１を第１偏向電子レンズ２
により適宜横ずれさせて、一括転写アパーチャ３’の任
意のパターンブロック上に照射する。一括転写アパーチ
ャ３’には、所望のパターンを開口部とするパターンブ
ロックが複数組含まれている。一括転写アパーチャ３’
を通過させることにより所望のパターンに成形された電
子ビームを、第２偏向電子レンズ４により基板ウエハー
５上の任意位置に照射して、基板ウエハー５上のレジス
ト膜を上記パターン状に露光する。

【０００５】セルプロジェクション方式又はブロック露
光方式で一括転写可能なパターンブロックの大きさは、
数ミクロン角程度（ウエハー上）であり、また、アパー
チャマスクとして登録可能なパターンブロックの種類は
数十から数百程度である。従って、ＬＳＩの全パターン
をこれでカバーすることは難しく、１個のＬＳＩチップ
内で複数回使われる基本的なパターンのみをアパーチャ
に組み込み、この転写像をウエハー上で適宜繋いで回路
パターンを形成することになる。

【０００６】又、上記でカバーしきれない部分は、可変
成形ビームにて描画する。上記基本的なパターンとして
はメモリＬＳＩのメモリセルパターンが代表的である
が、例えば論理ＬＳＩのスタンダードセル内のパターン
を考えることもできる。一般にＬＳＩ設計において繰り
返し使用される回路ブロック又は回路パターンは、回路
又はレイアウトパターン設計工程においてセルとして登
録される。従って、上記設計セルを一括転写する基本パ
ターンブロックとするのが自然である。ここではＬＳＩ
設計における「セル」との混乱を避けるため、ブロック
露光方式の名称を用い、一括描画するパターンを一括転
写ブロックと呼ぶことにする。

【０００７】Ｌｇの微細化と並んで重要なのは、寸法の
高精度化である。Ｌｇに要求される寸法精度は通常設計
寸法の１０％程度であり、従って、０．１ミクロン世代
のデバイスではおよそ１０ｎｍレベルの寸法制御が必要
となる。寸法精度を劣化させる要因として、隣接パター
ンの影響によりパターン寸法・形状が変動してしまう近
接効果が問題となっている。

【０００８】即ち、図２(a)に示すように様々に配置さ
れた同一Ｌｇを有するゲートパターンをウエハー上に転
写すると、エッチング後に得られるゲートパターンの実
際の寸法は図２(b)に示すようにパターンの配置状況に
応じて変化してしまう。この現象は、露光における光の
回折や電子線の散乱等の光学的効果、レジスト中の反応
生成物の拡散、現像速度の現像面積依存性、エッチング
時の（マイクロ）ローディング効果、等の様々な効果が
複雑に絡み合ったものであることが分かっている。

【０００９】これらの現象の大きさは、おおよそ注目す
るパターンのエッジからある一定距離（相互作用距離と
呼ぶ）の範囲内に隣接パターンが存在するかしないか、
又は上記距離内に存在する隣接パターンのエッジまでの
距離に依存する。一般にこのような場合、マスクを用い
る従来の光リソグラフィではマスク上のパターン寸法を
図２(ｃ)に模式的に示すようにパターンの周囲状況に応
じて補正する。これにより、図２(ｄ)に示すように均一
な寸法のパターンを得ることができる。

【００１０】

【発明が解決しようとする課題】論理ＬＳＩの代表的な
形態であるスタンダードセル方式のＬＳＩは、数十から
数百種類のスタンダードセルの組み合わせから構成され
る。そこで、これらの全てまたは代表的なセルを、前記
セルプロジェクション法又はブロック露光法において一
括転写するパターンブロックとして登録してすることが
考えられる。

【００１１】しかしながら、この場合、図３（ａ）に示
すように、同一のセルであっても、セルの周囲の状況は
セルの配置される環境により異なる。即ち、例えば、図
３（ａ）左及び右においてセルＡ内のセル境界近傍（セ
ル周辺部）にあるパターンに着目すると、上記セルのす
ぐ外側にはすぐ隣に近接してパターンが存在する場合
（図３（ａ）右）もあるし、何のパターンも存在しない
場合（図３（ａ）左）もある。この場合、前述のマイク
ロローディング効果は主に隣接パターン間の距離に依存
するため、上記２つの場合では、エッチング後のパター
ン寸法が、各々図３（ｂ）右及び左に示すように、同一
セルの同一位置に対応するパターンであっても各々大幅
に異なってしまうという問題が生じる。この寸法変化
は、トランジスターのゲート加工においては特に深刻で
ある。

【００１２】これに対して、光リソグラフィでは前述の
ようにマスク上のパターン寸法をパターンの周囲状況に
応じて補正することにより対処する。しかしながら、ブ
ロック露光方式においては、あらゆる周囲状況に対応し
てマスク補正を行ったセルに対して個々にアパーチャを
用意することは徒にアパーチャの数を増大するため好ま
しくない。

【００１３】一方、一般の可変矩形描画法ではパターン
毎の電子線照射量を変化させることによりこの様な部分
的な寸法補正を行うことが考えられるが、ブロック露光
方式では１個のアパーチャの内部でその一部のパターン
に対して露光量を変化させることは困難である。従っ
て、従来のブロック露光方式を論理ＬＳＩに適用しよう
とした場合、十分な寸法精度が得られないという問題点
があった。

【００１４】又、単純なインバーター、ＮＡＮＤゲート
等の最も基本的なセルの形状は一般に細長い。一方、こ
れに対して一括露光可能な領域はほぼ正方形である。こ
のため、図９に示すように、上記細長い形状のセルに対
して１個のアパーチャを割り当てた場合、その両脇の領
域は一括描画可能であるにもかかわらず使用されないた
め、極めて非効率的であるという問題点があった。

【００１５】本発明は、ブロック露光方式の電子線描画
法を用いて半導体装置を製造する際、主にプロセス起因
の近接効果によるゲート長等の回路寸法のバラツキを抑
えた高性能の半導体装置を提供することを第１の目的と
する。

【００１６】さらに、本発明は、ゲート長０.２ミクロ
ン以下の半導体装置を少量多品種生産する場合であって
も、上記近接効果によるゲート長のバラツキを抑えつ
つ、低コストで高い生産性で製造可能な半導体装置の製
造方法を提供することを第２の目的とする。

【００１７】

【課題を解決するための手段】本発明の上記第１の目的
は、同一設計パターンを含む回路ブロックを複数有する
半導体装置等の素子を、電子線描画法を用いて製造する
方法において、上記回路ブロック内部のパターンを開口
とするアパーチャを通過させることにより上記パターン
状に成形した電子線を基板上に照射してパターンを形成
する際、上記回路ブロックの外部との境界から一定範囲
を除いた領域のパターンに対してのみアパーチャで成形
した電子線を用いて描画し、パターンブロックの外部と
の境界から一定範囲にあるパターンは、可変成形による
電子線（可変成形ビーム）で描画することにより達成さ
れる。

【００１８】上記可変成形ビームによる描画パターンの
寸法又は照射量は、当該パターンの周辺における近接パ
ターンとの位置関係に応じて適宜補正することが好まし
い。特に、上記回路ブロック外部の隣接パターンとの距
離に応じて、電子線描画後のレジストプロセス、エッチ
ングプロセス等のパターン転写プロセスにおける寸法変
化分を相殺するように補正することが好ましい。

【００１９】この際、上記境界の一定範囲としては、お
およそ、上記レジストプロセス、エッチングプロセス等
における近接効果による寸法精度が、上記設計パターン
の寸法変動許容値より大きくなる、いわゆる相互作用距
離の範囲とすることが好ましい。

【００２０】また、上記回路ブロックとしては、設計セ
ル、又は複数の設計セルの組合わせを用いることが好ま
しい。これにより基本的に回路ブロックと回路ブロック
の間は、可変成形ビームで描画されることになる。アパ
ーチャに作りこむパターンについても、隣接パターンと
の位置関係に応じて寸法補正を行うことが好ましい。

【００２１】上記方法は、レジストプロセス、エッチン
グプロセス等のパターン転写プロセスにおける寸法変化
が、回路パターンに要求される寸法精度と比較して無視
できない大きさである場合に、行うことが好ましい。こ
の様な状況は、例えばＭＯＳトランジスターのゲート形
成プロセスにおいてしばしば生じる。

【００２２】上記第２の目的は、基本セルの組合せから
なる回路ブロックのうち、回路中に出現頻度の高い回路
ブロックを抽出し、その全部、または周辺部を除いた部
分をアパーチャを介して、セルフプロジェクション又は
ブロック露光方式により一括転写することにより達成さ
れる。

【００２３】

【発明の実施の形態】同一ＬＳＩ内において複数回利用
される設計セル、又は設計セルの組み合わせを回路ブロ
ックと呼ぶことにする。上記回路ブロックはチップ内の
様々な場所に配置されることになる。又、回路ブロック
の周辺部（境界から前記相互作用距離の範囲）を除いた
部分を一括転写ブロックと定義する。２つのブロックの
関係を図４（ａ）に模式的に示す。太い実線内部が回路
ブロック、点線内部が一括転写ブロックである。

【００２４】点線内部、即ち、一括転写ブロック内のパ
ターン（図４（ｂ）の斜線部）の特徴は、その属する回
路ブロックがチップ内のどこに配置されようとも、前記
相互作用距離の範囲内における隣接パターンとの位置関
係が一定であることである。従って、上記距離の範囲で
の隣接パターンとの位置関係に依存して生じる各種近接
効果起因の寸法変動も回路ブロックのチップ内配置条件
によらない。このため、隣接パターンとの位置関係に応
じた補正も回路ブロックの配置条件によらず一律に行う
ことができる。即ち、一括転写ブロック内部のパターン
に対してはこの補正を一律に行うことができる。

【００２５】一方、回路ブロックの周辺部に含まれるパ
ターン（図４（ｃ）の斜線部）は、その隣接パターンと
の位置関係が、その属する回路ブロックがチップ内のど
こに配置されるかによって異なる。従って、上記近接効
果起因の寸法変動は、回路ブロックの配置条件、又は当
該パターンの周囲のパターンとの位置関係に依存する。
このため、上記回路ブロック周辺部のパターンの寸法補
正は、同一セル内のパターンではあってもチップ内の位
置に応じて個別に行う必要がある。

【００２６】そこで、一括転写ブロック内部のパターン
に対しては、ブロック露光描画法により一括転写すると
ともにそのパターンに対してあらかじめ上記補正を一括
して行ない、一方、一括転写ブロックに含まれないパタ
ーンに対しては可変成形ビーム描画を行うとともに、そ
の周辺パターンとの位置関係に応じた寸法又は照射量の
補正を行うことにより、高速性と高い精度を両立した描
画が可能となる。

【００２７】（実施例１）以下、本発明をＣＭＯＳ論理
ＬＳＩのゲート形成に適用した例について述べる。ま
ず、描画用パターンデータ及びブロック露光用アパーチ
ャ作製用パターンデータを作成した例を、図５を用いて
説明する。

【００２８】まず、、に示すように、設計パターン
（ＦＧ）の中で、使用頻度が高く、かつ縦横両辺が３ミ
クロンから５ミクロン程度の範囲にある数種の論理セル
ＣＥＬＬ（ｉ） (ｉ ＝１，２，…ｎ)を選んだ。次に、
に示すように、上記ＣＥＬＬ（ｉ）内部のゲート層パ
ターンに対して、プロセス起因の近接効果に対する補正
を行い、さらに、に示すように、その最も外側にある
ゲートパターンを除いたパターンをレイヤーＦＧ＿ＢＬ
Ｋに登録した。補正には隣接パターンとの距離に応じた
パターン幅補正が可能なルールベース光近接効果補正
（ＯＰＣ）用ＤＡツールを利用した。

【００２９】また、に示すように、ＣＥＬＬ（ｉ）内
部の、ＦＧ＿ＢＬＫパターンからなるセルを、新たにセ
ルＢＬＫ（ｉ） (ｉ＝１，２，…ｎ)として登録した。
ＢＬＫ（ｉ） (ｉ＝１，２，…ｎ)は、一括転写ブロッ
クとしてブロック露光により一括転写するパターンであ
り、そこに含まれるのは、パターン隣接関係が変化する
恐れのないセルの内側のトランジスターゲート及び隣接
関係によって寸法変動が生じても問題のないゲート層配
線パターンである。

【００３０】次に、に示すように、チップ全体のゲー
ト層パターンに対して、同様のプロセス起因の近接効果
に対する補正を行い、補正後のパターンをレイヤーＦＧ
＿Ｃに登録した。補正には同様のＯＰＣツールを利用し
た。次に、に示すように、ＦＧ＿ＳＢ ＝ ＦＧ＿Ｃ
− ＦＧ＿ＢＬＫを計算して、に示すように、これを
可変成形ビーム描画用データとした。

【００３１】一方、ＢＬＫ（ｉ） (ｉ＝１，２，…ｎ)
に対して、、’に示すように、各セル内のＦＧ＿Ｂ
ＬＫパターンを開口とするブロック露光用アパーチャを
作製した。又、チップ内におけるＢＬＫ（ｉ） (ｉ＝
１，２，…ｎ)の配置情報に基づき、”に示すよう
に、ブロック露光描画用データを作成した。

【００３２】図３（ａ）の設計パターンＦＧに対して、
ＦＧ＿ＢＬＫ及びＦＧ＿ＳＢの例を、各々、図６（ａ）
及び（ｂ）に示す。本実施例では、各セルで一番外側の
ゲートのみを除いたものをＦＧ＿ＢＬＫとした。細長い
セルではｎＭＯＳとｐＭＯＳトランジスターをつなぐゲ
ート層配線部のみがＦＧ＿ＢＬＫパターンとなる。又、
ＦＧ＿ＳＢとＦＧ＿ＢＬＫの接続部は、可変成形ビーム
描画とブロック露光パターンの接続誤差を見込んで、若
干の重なりを確保するようにした。

【００３３】なお、最終的に得られるパターンが同じで
あれば、パターン分解の手順は上記に限定しない。例え
ば、近接効果補正をパターン分割の後で行う等、処理の
手順を変更してもよい。但し、この場合、ＦＧ＿ＳＢの
補正は、一括転写ブロックとその他の領域の境界から少
なくとも相互作用距離の範囲内にあるＦＧ＿ＢＬＫのパ
ターンを考慮して行うことが好ましい。同様に、ＦＧ＿
ＢＬＫの補正は、その属する回路ブロックの全パターン
を考慮して行うことが好ましい。

【００３４】次に、この様にして作製した描画データと
ブロック露光用アパーチャを用いてＬＳＩのゲートパタ
ーンを加工した例について、図７を用いて模式的に説明
する。

【００３５】まず、図7（ａ）に示すように、所定のＬ
ＳＩ基板１１上に多結晶Ｓｉからなるゲート膜１２を堆
積し、さらにその上にＥＢ用ネガ型レジスト１３を塗布
した。次に、上記基板をブロック露光対応電子線描画装
置（図示せず）中に固定し、上記パターンデータに基づ
き、上記ＦＧ＿ＢＬＫに相当するパターンに対しては、
描画装置中に設置したアパーチャ（図示せず）を通過す
ることによりパターン状に成形された電子ビーム１４
を、図7（ｂ）に示すように、上記レジスト１３に照射
した。

【００３６】また、図7（ｃ）に示すように、上記ＦＧ
＿ＳＢに相当するパターンに対しては可変成形法により
成形された矩形ビーム１５を用いて描画した。なお、両
者は必ずしもこの順番で描画されるわけではなく、パタ
ーン毎に適宜両方式を切り分けながら最適の順番で描画
される。また、描画は、電子ビームを上記基板上にはあ
らかじめ形成されている所定の合わせマーク（図示せ
ず）により位置を校正しつつ行った。

【００３７】次に、図7（ｄ）に示すように、所定の熱
処理の後レジスト膜を現像して、所望のレジストパター
ン１６を形成した。次に、上記レジストパターン１６を
マスクとしてゲート膜をエッチングした後、レジスト、
反射防止膜を除去して、図7（ｅ）に示すように、所望
のゲートパターン１７を形成した。これにより、均一な
ゲート長を有するゲートパターンを、ウエハーの全面に
形成することができた。

【００３８】なお、ゲート積層膜材料、露光装置の種
類、レジストプロセス、ゲート形成プロセス等、本実施
例で述べたものに限定しない。

【００３９】（実施例２）本発明の他の実施例を、図８
を用いて説明する。まず、設計中に含まれる比較的小規
模の基本論理ゲートの組み合わせについて解析した。こ
こで、基本論理ゲートとは、インバータ、２、３入力の
ＮＡＮＤ、ＮＯＲゲート、これらの組み合わせからなる
ＡＮＤ、ＯＲゲート、３入力のＡＯＩ、ＯＡＩゲート等
であり、その多くは比較的細長い形状を有するセルによ
り構成される。実際の論理回路中には、これらの基本論
理ゲートの複雑な組み合わせが含まれていると考えられ
るので、ここではそのなかでも比較的出現頻度の多いも
のを抽出し、これを一括転写用回路ブロックとした。

【００４０】回路ブロックとして抽出した論理ゲートの
組み合わせ例を、図８（ａ）、（ｂ）、（ｃ）に示す。
これらは、各論理ゲートを構成する細長いセルを横方向
（トランジスターゲートの長手方向に垂直な方向）に並
べ、適宜配線により接続することにより実現されるの
で、全体として縦横寸法が同程度のパターンブロックと
なる。このため、このパターンブロックを一括転写用回
路ブロックとすることにより、ブロック露光法により一
括転写可能な領域を最大限に活用することが可能とな
り、描画時間が大幅に短縮された。

【００４１】なお、本実施例は、アイソレーション層、
ゲート層、コンタクトホール層、第１層配線層、第２層
配線層、および第１及び第２層配線間ビア層に適用し
た。なお、第２層配線層ではセル内配線だけでなく、セ
ル間の配線も行われる。セル間の配線パターンに関して
は、可変成形ビーム方式により描画を行った。

【００４２】（実施例３）本実施例では、幅Ｗの大きな
トランジスターを有する論理セルにブロック露光法を適
用した例について述べる。本実施例の論理セルでは、Ｐ
ＭＯＳ部とＮＭＯＳ部のトランジスターの幅が大きいた
め、セルの高さがブロック露光法により一括転写可能な
領域からはみだしてしまう。そこで、ＰＭＯＳ部とＮＭ
ＯＳ部に分割した。

【００４３】両者の接続部は、ＰＭＯＳ部とＮＭＯＳ部
の間の素子分離領域（フィールド）上のゲート配線領域
にあるので、接続における位置ずれがトランジスタ性能
に与える影響を最小に抑えることができた。本実施例で
はゲート層以外のアイソレーション層、コンタクトホー
ル層、第１層配線層、第２層配線層、および第１及び第
２層配線間ビア層に対しても同様の分割を行った。

【００４４】

【発明の効果】以上、本発明によれば、セルプロジェク
ション又はブロック電子線描画を用いて論理ＬＳＩを製
造する際、多数回使用される基本論理セルの内部のパタ
ーンをアパーチャを用いた一括転写を行い、上記セルの
周辺部のパターンを従来の可変成形ビーム描画で行うと
ともに、各々においてパターンの周辺状況に依存して生
じる寸法変動を補正することにより、ゲート長のバラツ
キを抑えた高性能の半導体装置を、電子線描画を用いて
比較的短時間で作製することができる。

【図面の簡単な説明】

【図１】電子線描画法におけるの２方式の原理を模式的
に示した図。

【図２】近接効果とその従来対策方法である近接効果補
正の原理を模式的に示した図。

【図３】ブロック露光法を論理ＬＳＩに適用した場合に
生じる近接効果の問題点を示す模式図。

【図４】本発明の原理を示す模式図。

【図５】本発明の第１の実施例におけるパターンデータ
処理の手順を示す流れ図。

【図６】本発明の第１の実施例による可変成形ビーム描
画パターン及び一括転写パターン分解の一例を示す模式
図。

【図７】本発明の第１の実施例による半導体装置製造工
程を示す模式図。

【図８】本発明の第２の実施例における一括転写用回路
ブロックの一例示す模式図。

【図９】ブロック露光法を論理ＬＳＩに適用した場合に
生じる別の問題点を示す模式図。

【符号の説明】

１１…ＬＳＩ基板、１２…ゲート膜、１３…ポジ型レジ
スト、１４…電子ビーム、１５…矩形ビーム、１６…レ
ジストパターン、１７…ゲートパターン。

Claims (5)

【特許請求の範囲】
1. 【請求項１】同一設計パターンを含む複数の回路ブロッ
   クを有する半導体装置を、電子線による描画法を用いて
   製造する半導体装置の製造方法において、所定の回路パ
   ターンを開口とするアパーチャを通過させることにより
   上記パターン状に成形した電子線による描画を、上記回
   路ブロック内において上記回路ブロックと外部との境界
   から一定範囲を除いた領域のパターンに対してのみ適用
   し、上記回路ブロック内の上記一定範囲にあるパターン
   に対しては、可変成形の電子線による描画を適用するよ
   う構成したことを特徴とする半導体装置の製造方法。
2. 【請求項２】前記可変成形の電子線によって描画される
   前記パターンの寸法又は照射量は、前記電子線による描
   画後のパターン転写プロセスにおける寸法変化分を相殺
   するように、前記パターンの周辺における隣接パターン
   との位置関係に応じて補正してなることを特徴とする請
   求項１記載の半導体装置の製造方法。
3. 【請求項３】前記アパーチャの開口パターンの寸法は、
   前記電子線による描画後のパターン転写プロセスにおけ
   る寸法変化分を相殺するように、前記パターンの周辺に
   おける隣接パターンとの位置関係に応じて補正してなる
   ことを特徴とする請求項１記載の半導体装置の製造方
   法。
4. 【請求項４】前記境界から一定範囲は、近接効果による
   寸法変動が、前記設計パターンの寸法変動許容値より大
   きくなる相互作用距離の範囲であることを特徴とする請
   求項１記載の半導体装置の製造方法。
5. 【請求項５】同一設計パターンを含む複数の回路ブロッ
   クを有する半導体装置を、電子線による描画法を用いて
   作製する半導体装置の製造方法において、基本セルの組
   み合わせからなる回路ブロックのうち、回路中に出現頻
   度の高い回路ブロックを抽出し、該回路ブロックをセル
   プロジェクション又はブロック露光方式を用いて一括転
   写する工程を含むことを特徴とする半導体装置の製造方
   法。