KR20020082294A - 반도체패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 칩스케일 또는 웨이퍼 레벨의 반도체패키지를 제공하고, 구성 요소를 최소화하여 저가이고, 간단한 구조를 갖도록, 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 상기 제1면 및 제2면과 직각을 이루는 제3면이 형성되어 있고, 상기 제1면의 둘레에는 상기 제1면 및 제3면을 향하여 노출되도록 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 모든 입출력패드를 제외한 제1면에 코팅된 보호막과; 상기 반도체칩의 각 입출력패드에 일단이 연결되고, 타단은 상기 제3면을 통하여 상기 제2면까지 연장되어 있는 다수의 회로패턴과; 상기 반도체칩의 제2면에 위치된 회로패턴에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 함.
Description
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 비젼(Vision) 기능을 갖는 칩스케일(Chip Scale) 또는/및 웨이퍼스케일(Wafer Scale) 반도체패키지와 그 제조 방법에 관한 것이다.
통상 CCD는 Charge Coupled Devices의 약어로 반도체 소자의 일종인 전하결합 소자를 말하며 하나의 소자로부터 인접한 다른 소자로 전하를 전송할 수 있는 소자를 말한다. 텔레비전 카메라의 영상신호 계통에서 피사체의 빛은 렌즈를 통과한 후 색분해 광학계에 의해 3원색으로 분해돼 각각 촬상 디바이스의 활성영역에 결상되는데 그 상을 소자내에서 전자적으로 주사해 전기신호로 변환시켜 출력하는 소자가 고체촬상소자이다. 이러한 CCD의 응용분야는 촬상디바이스, 대용량메모리, 아날로그 신호처리의 세가지이며 구조적으로는 MOS집적회로이기 때문에 MOS프로세스 기술을 사용해 고집적회로(LSI)화도 용이하다. CCD는 특히 자기주사 기능과 광전변환 기능을 함께 갖추고 있기 때문에 촬상디바이스에 주로 응용되며 일차원의 라인센서와 이차원의 에이리어 센서가 있으며 그 화소수는 일반적으로 라인센서는 1,500화소, 에이리어센서는 512×320화소의 것이 있다.
상기한 CCD 소자가 다수 형성된 비젼 기능을 갖는 반도체칩을 탑재한 반도체패키지는 통상 그 반도체칩이 외부의 빛을 수광할 수 있도록 반도체칩의 상면에 글래스가 설치되어 있으며, 이러한 종래의 반도체패키지(100')를 도1을 참조하여 간단히 설명하면 다음과 같다.
먼저 다수의 입출력패드(2a')가 형성된 CCD용 반도체칩(2')이 구비되어 있고, 상기 CCD용 반도체칩(2')은 접착제에 의해 회로기판(10')에 접착되어 있다. 상기 회로기판(10')은 수지층(11')을 중심으로 상기 반도체칩(2')이 위치되는 영역에 일정한 공간이 형성되도록 중앙부에 대칭되는 계단형의 턱(15')이 형성되어 있다. 상기 계단형 턱(15')의 높이는 반도체칩(2')이 두께보다 크게 되어 있다. 상기 회로기판(10')의 계단형 턱(15')에는 본드핑거(12a')가 형성되고, 상기 본드핑거(12a')에 연결되어서는 회로기판(10')을 관통하는 비아홀(12b')이 형성되어 있고, 상기 비아홀(12b')의 단부인 회로기판(10')의 일면에는 실장용 패드(12c')가 형성되어 있다. 여기서, 상기 본드핑거(12a'), 비아홀(12b') 및 실장용 패드(12c')를 회로패턴(12')으로 총칭한다.
상기 반도체칩(2')의 입출력패드(2a')와 회로기판(10')의 본드핑거(12')는 도전성와이어(20')에 의해 상호 전기적으로 접속되어 있다.
상기 회로기판(10')의 계단형 턱(15') 상면에는 접착제에 의해 상기 반도체칩(2') 및 도전성와이어(20') 등을 외부 환경으로부터 보호함은 물론 외부의 빛을 상기 반도체칩(2')이 용이하게 수광할 수 있도록 투명체의 글래스(30')가 접착되어 있다.
이러한 반도체패키지(100')는 상기 반도체칩(2')으로 수광된 빛에 의해 소정의 전기적 신호가 도전성와이어(20'), 본드핑거(12a'), 도전성비아홀(14') 및 실장용 패드(13')를 통해서 마더보드에 전달된다.
그러나, 이러한 종래의 반도체패키지는 반도체칩의 크기에 비해, 그 외형을 덮고 있는 회로기판 등의 크기가 큼으로써, 결국 반도체패키지의 크기가 커지는 단점이 있고, 또한 반도체패키지의 제조 공정이 웨이퍼 상태에서 모두 이루어지지 않음으로써, 반도체패키지의 실장 밀도를 저하시킴은 물론, 제조 단가가 고가로 되는 단점이 있다.
또한, 종래의 반도체패키지는 고가의 회로기판이 이용됨으로써, 전체적인 반도체패키지의 제조 비용이 더욱 상승되는 단점이 있다. 일례로 상기 회로기판은 전체 반도체패키지의 제조 비용중 대략 70% 정도를 차지하고 있다.
더불어, 종래의 반도체패키지는 반도체칩의 전기적 신호가 도전성와이어, 본드핑거, 비아홀 및 실장용 패드를 통해 마더보드에 전달됨으로써, 그 전기적 신호 경로가 길게 되어 신호의 왜곡이나 감쇄 등이 발생하는 단점이 있다.
또한, 종래의 반도체패키지는 반도체칩과 글래스 상호간에 일정한 이격 공간이 존재함으로써, 상기 반도체칩으로 수광된 화상이 왜곡되기도 한다.
또한, 반도체칩의 하면이 회로기판에 직접 접착되어 있음으로써 반도체칩으로부터의 열방출 성능이 작은 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 첫번째 목적은 칩스케일 및/또는 웨이퍼스케일의 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 두번째 목적은 회로기판을 이용하지 않음으로써, 저가이고 간단한 구조의 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 세번째 목적은 반도체칩으로부터 마더보드까지의 전기적 신호 경로를 최대한 짧게 하여 신호의 왜곡이나 감쇄 현상을 억제할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 네번째 목적은 반도체칩으로 수광된 화상이 왜곡되지 않는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다섯번째 목적은 반도체칩중 대부분의 영역을 외부에 직접 노출시켜 방열 성능이 향상된 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명에 의한 반도체패키지를 도시한 단면도 및 저면 사시도이다.
도3a 내지 도3j는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 반도체패키지1; 제1면
2; 제2면3; 제3면
4; 반도체칩5; 입출력패드
6; 보호막7; 테이프
8; 기본 금속층9; 회로패턴
10; 도전성볼11; 스크라이브 라인
12; 포토레지스트
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 상기 제1면 및 제2면과 직각을 이루는 제3면이 형성되어 있고, 상기 제1면의 둘레에는 상기 제1면 및 제3면을 향하여 노출되도록 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 모든 입출력패드를 제외한 제1면에 코팅된 보호막과; 상기 반도체칩의 각 입출력패드에 일단이 연결되고, 타단은 상기 제3면을 통하여 상기 제2면까지 연장되어 있는 다수의 회로패턴과; 상기 반도체칩의 제2면에 위치된 회로패턴에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 보호막은 그 표면에 소정 파장의 빛을 반도체칩의 제1면쪽으로 투과시키고, 상기 표면을 외부 환경으로부터 보호할 수 있는 테이프가 더 부착될 수 있다.
또한, 상기 회로패턴과 반도체칩의 입출력패드, 제3면 및 제2면 사이에는 기본 금속층이 더 형성될 수 있다.
또한, 상기 회로패턴은 솔더(Sn/Pb), 구리(Cu) 또는 알루미늄(Al)중 어느 하나에 의해 형성될 수 있다.
더불어, 상기 도전성볼은 상기 반도체칩의 제2면에 행과 열을 가지며 어레이(Array)될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 대략 평면의 제1면과 제2면을 갖고, 상기 제1면에는 대략 바둑판 모양의 스크라이브 라인에 의해 다수의 반도체칩이 구분되고, 상기 각 반도체칩의 제1면중 둘레에는 다수의 입출력패드가 형성된 웨이퍼를 제공하는 단계와; 상기 웨이퍼의 제2면에서 상기 스크라이브 라인에 해당되는 영역을 소잉하여, 상기 제1면과 제2면 사이에 제3면을 형성하되, 상기 제3면을 통하여 상기 입출력패드의 일정 영역이 노출되도록 하는 단계와; 상기 웨이퍼의 각 반도체칩이 갖는 제2면 및 제3면에 기본 금속층을 형성하여, 상기 기본 금속층이 상기 입출력패드에 연결되도록 하는 단계와; 상기 기본 금속층 표면에 일정 패턴을 갖도록 포토레지스트를 도포한 후, 상기 입출력패드, 제3면 및 제2면에 이르기까지 금속을 도금하여 회로패턴을 형성하는 단계와; 상기 각 반도체칩의 제2면에 위치된 회로패턴에 도전성볼을 융착하는 단계와; 상기 포토레지스트 및 불필요한 기본 금속층을 화학용액으로 에칭하여, 상기 각각의 회로패턴이 전기적으로 독립되도록 하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 웨이퍼 제공 단계후에는, 상기 각 반도체칩의 입출력패드를 제외한 제1면에 보호막을 코팅한 후, 상기 보호막의 표면에 상기 웨이퍼의 전체가 덮혀지도록 테이프를 부착하는 단계가 더 포함될 수 있다.
이때, 상기 테이프는 상기 각 반도체칩의 제1면에 일정 파장의 빛이 입사될 수 있는 것이 이용된다.
또한, 상기 회로패턴은 솔더(Sn/Pb), 구리(Cu) 또는 알루미늄(Al)중 어느 하나에 의해 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 전체적인 반도체패키지의 크기가 반도체칩의 크기와 비슷하게 되어, 칩스케일의 반도체패키지를 구현하고, 또한 전체적인 제조 공정이 웨이퍼 상태에서 이루어질 수 있음으로써, 웨이퍼 레벨의 반도체패키지를 구현하는 효과가 있다.
또한, 본 발명은 종래와 같은 회로기판이나 글래스 등이 반도체패키지의 구성 요소에 포함되지 않음으로써, 저가인 동시에 간단한 구조의 반도체패키지를 구현하게 된다.
또한, 반도체칩으로부터의 전기적 신호가 그 표면에 형성된 회로패턴을 통해 마더보드에 전달됨으로서, 전기적 신호의 왜곡이나 감쇄 현상을 최소화할 수 있게 된다.
또한, 반도체칩의 제1면에 직접 보호막이 형성되고, 그 보호막의 표면에 특정 파장의 빛을 투과시킬 수 있는 테이프가 접착됨으로써, 종래와 같이 반도체칩에 수광된 화상이 왜곡되지 않게 된다.
더불어, 반도체칩중 대부분의 영역이 외부로 직접 노출됨으로써, 방열성능이 향상되는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명에 의한 반도체패키지(100)를 도시한 단면도 및 저면 사시도이다.
도시된 바와 같이 대략 평면인 제1면(1)과 제2면(2)을 갖고, 상기 제1면(1)과 제2면(2) 사이에는 상기 제1면(1) 및 제2면(2)과 대략 직각을 이루는 제3면(3)이 형성되어 있으며, 상기 제1면(1)의 둘레에는 상기 제1면(1) 및 제3면(3)을 향하여 노출되도록 입출력패드(5)가 형성된 반도체칩(4)이 구비되어 있다. 즉, 상기 입출력패드(5)는 상기 제1면(1)과 제3면(3)이 접하는 영역에 형성됨으로써, 일측은 상기 제1면(1)의 법선 방향을 향하고, 타측은 상기 제3면(3)의 법선 방향을 향하도록 되어 있다.
또한, 상기 반도체칩(4)은 비젼(Vision)용 반도체칩이나 메모리(Memory)용 반도체칩 등 어떠한 종류의 반도체칩도 될 수 있다.
이어서, 상기 반도체칩(4)의 모든 입출력패드(5)를 제외한 상기 제1면(1)에는 수㎛의 보호막(6)이 형성되어, 상기 반도체칩(4)의 활성영역(실제의 전자회로가 형성된 영역)이 외부 환경으로부터 보호되도록 되어 있다. 상기 보호막(6)은 통상적인 산화층, 질화층 또는 폴리이미드(Polyimide) 등으로 형성될 수 있다.
계속해서, 상기 반도체칩(4)의 각 입출력패드(5)에는 회로패턴(9)의 일단이 연결되어 있고, 상기 회로패턴(9)의 타단은 상기 제3면(3)을 경유하여 상기제2면(2)에까지 연장되어 있다.
여기서, 상기 회로패턴(9)과 상기 반도체칩(4)의 입출력패드(5), 제3면(3) 및 제2면(2)에는 상기 회로패턴(9)의 형성이 용이해지도록 기본 금속층(8)이 더 형성될 수 있다. 상기 기본 금속층(8)은 통상적인 알루미늄(Al), 구리(Cu) 등이 이용될 수 있으며, 이는 진공 증착(Vacuum Evaporation), 스퍼터링(Sputtering) 등의 방법에 의해 형성되거나, 또는 무전해 도금에 의해 형성될 수 있다.
한편, 상기 회로패턴(9)은 통상적인 UBM(Under Bump Metalization) 구조로 형성될 수 있다. 즉, 상기 반도체칩(4)의 제1면(1)에 형성된 입출력패드(5)에서부터 제3면(3)을 경유하여 제2면(2)에 이르기까지 알루미늄(Al)층, 니켈/바나디엄(Ni/V)층, 구리(Cu)층 및 티타늄(Ti)층 등이 순차적으로 적층되고, 이것이 소정의 화학적 에칭에 의해 일정한 모양의 회로패턴(9)이 형성될 수 있다. 이러한 금속의 선택 또는 적층 구조는 당업자에 의해 충분히 변경 가능하며, 상기한 금속 또는 그 적층 구조로 본 발명을 한정하는 것은 아니다.
물론, 상기 회로패턴(9)은 단순히 솔더(Solder, Sn/Pb), 알루미늄 또는 구리층 어느 하나에 의해 형성될 수도 있음은 당연하다.
이어서, 상기 반도체칩(4)의 제2면(2)에 위치된 회로패턴(9)에는 솔더볼과 같은 도전성볼(10)이 융착되어, 차후 마더보드(도시되지 않음)에 실장 가능한 형태로 되어 있다.
여기서, 상기 도전성볼(10)은 상기 반도체칩(4)의 제2면(2)에 행과 열을 가지며 어레이(Array)될 수 있으며, 이러한 경우에는 상기 제2면(2)에 형성된 회로패턴(9) 역시 행과 열을 가지며 어레이되어 있어야 한다.
한편, 상기 반도체칩(4)의 제1면(1) 즉, 보호막(6)의 표면에는 테이프(7)가 더 부착될 수 있다. 이는 상기 반도체칩(4)의 제1면(1)에 형성된 활성영역을 외부의 기계적, 화학적 환경 등으로부터 보다 확실하게 보호하는 수단이 된다. 상기 테이프(7)는 문언 그대로 단순한 접착테이프가 이용될 수 있고, 경우에 따라서는 봉지재(예를 들면, 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 인캡(Enacap)) 등이 될 수도 있다.
그러나, 상기 반도체칩(4)이 비젼 반도체칩일 경우에는 상기 테이프(7)가 일정한 범위의 파장을 갖는 빛이 투과되어 상기 반도체칩(4)의 활성영역에 입사할 수 있도록, 빛 또는 외부 영상이 투과되는 재질의 테이프(7)를 이용함이 바람직하다.
더불어, 상기 반도체패키지(100)는 반도체칩(4)의 제2면(2) 및 제3면(3)중 일정영역이 외부로 직접 노출되는데, 이 노출된 면이 외부 환경으로부터 보호되도록 그 노출된 표면에 폴리이미드 또는 통상적인 봉지재 등이 코팅될 수 있다.
도3a 내지 도3j는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이며, 이를 참조하여 본 발명을 순차적으로 설명한다.
1. 웨이퍼 제공 단계로서, 대략 평면의 제1면(1)과 제2면(2)을 갖고, 상기 제1면(1)에는 대략 바둑판 모양의 스크라이브 라인(11)에 의해 다수의 반도체칩(4)이 구분되고, 상기 각 반도체칩(4)의 제1면(1)중 둘레에는 다수의 입출력패드(5)가 형성된 웨이퍼를 제공한다.(도3a 참조)
2. 보호막 형성 단계로서, 상기 웨이퍼의 각 반도체칩(4)의 입출력패드(5)를제외한 제1면(1)에 일정 두께의 보호막(6)을 형성한다.
상기 보호막(6)은 통상적인 산화층, 질화층 또는 폴리이미드 등을 이용하여 형성할 수 있으며, 그 두께는 수㎛ 정도가 되도록 한다. 상기 보호막(6)은 반도체패키지의 제조 공정중 또는 마더보드에의 실장 후 상기 반도체칩(4)의 활성영역을 외부의 기계적 및 화학적 환경 등으로부터 보호하는 역할을 한다. 이러한 보호막(6)은 형성하지 않을 수도 있으며, 본 발명에서 반드시 형성하여야 하는 것으로 한정하는 것도 아니다.(도3b 참조)
3. 테이프 부착 단계로서, 상기 보호막(6)의 표면에 상기 웨이퍼의 전체가 덮혀지도록 소정 재질의 테이프(7)를 부착한다.
상기 테이프(7)는 반도체패키지의 제조 공정중 상기 반도체칩(4)의 제1면(1)을 보다 확실하게 보호하기 위한 수단이며, 상기 테이프(7)는 단순한 접착테이프(7)를 이용하거나 또는 봉지재를 이용할 수도 있다.
또한, 상기 반도체칩(4)이 비젼 반도체칩(4)일 경우에는 상기 테이프(7)가 일정한 범위의 파장을 갖는 빛이 투과되어 상기 반도체칩(4)의 활성영역에 작용할 수 있도록, 일정 파장 범위의 빛이 투과되는 재질의 테이프(7)를 이용함이 바람직하다.(도3c 참조)
4. 소잉 단계로서, 상기 웨이퍼의 제2면(2)에서 그 웨이퍼의 스크라이브 라인(11)에 해당되는 영역을 소잉하여, 상기 제1면(1)과 제2면(2) 사이에 제3면(3)을 형성한다.
이때, 상기 소잉에 의해, 상기 각 반도체칩(4)의 제1면(1)에 형성된 입출력패드(5)중 일정 영역이 상기 제3면(3)을 통하여 외부로 노출되도록 한다. 즉, 상기 입출력패드(5)의 일정 영역이 소잉되도록 함으로써, 상기 입출력패드(5)의 일측이 상기 제3면(3)의 법선 방향을 향하여 노출되도록 한다.(도3d 참조)
5. 기본 금속층 형성 단계로서, 상기 웨이퍼의 각 반도체칩(4)이 갖는 제2면(2) 및 제3면(3)에 기본 금속층(8)을 형성함으로써, 상기 기본 금속층(8)이 상기 입출력패드(5)에 연결되도록 한다.
여기서, 상기 기본 금속층(8)은 통상적인 알루미늄(Al), 구리(Cu) 등이 이용될 수 있으며, 이는 진공 증착(Vacuum Evaporation), 스퍼터링(Sputtering) 등의 방법에 의해 형성되거나, 또는 무전해 도금에 의해 형성될 수 있다. 또한, 비록 상기 기본 금속층(8)으로서 본 발명은 알루미늄 또는 구리 등을 이용하였으나, 이러한 재질로 본 발명을 한정하는 것은 아니며, 여러 가지 금속들이 이용될 수 있다. 더불어, 상기 기본 금속층(8)은 필요에 따라 생략할 수도 있다.(도3e 참조)
6. 회로패턴 형성 단계로서, 상기 기본 금속층(8)의 표면(기본 금속층(8)이 형성되지 않았을 경우에는 반도체칩(4)의 제3면(3) 및 제2면(2))에 일정 패턴을 갖도록 포토레지스트(12)를 도포한 후, 상기 입출력패드(5), 제3면(3) 및 제2면(2)에 이르기까지 금속을 도금하여 회로패턴(9)을 형성한다. 즉, 상기 기본 금속층(8) 표면이 부분적으로 상기 포토레지스트(12)를 통하여 외부로 오픈되도록 포토레지스트(12)의 패턴을 형성하고, 그 오픈된 영역에 회로패턴(9)이 형성되도록 한다.
여기서, 상기 회로패턴(9)은 통상적인 UBM(Under Bump Metalization) 형성방법을 이용할 수 있다. 즉, 상기 반도체칩(4)의 제1면(1)에 형성된 입출력패드(5)에서부터 제3면(3)을 경유하여 제2면(2)에 이르기까지 알루미늄(Al)층, 니켈/바나디엄(Ni/V)층, 구리(Cu)층 및 티타늄(Ti)층 등을 순차적으로 적층함으로써 일정한 모양의 회로패턴(9)을 형성한다. 이러한 금속의 선택 또는 적층 구조는 당업자에 의해 충분히 변경 가능하며, 상기한 금속 또는 그 적층 구조로 본 발명을 한정하는 것은 아니다. 물론, 상기 회로패턴(9)은 단순히 솔더, 알루미늄 또는 구리중 어느 하나를 이용하여 형성할 수 있다.(도3f 및 도3g 참조)
7. 도전성볼 융착 단계로서, 상기 각 반도체칩(4)의 제2면(2)에 형성된 회로패턴(9) 표면에 솔더볼과 같은 도전성볼(10)을 융착함으로써, 차후에 마더보드에 실장 가능한 형태가 되도록 한다.
여기서, 상기 도전성볼(10)은 각 반도체칩(4)의 제2면(2)에 행과 열을 가지며 어레이된 상태로 될 수 있으며, 이를 위해서는 상기 제2면(2)에 형성되는 회로패턴(9)의 구조 역시 행과 열을 가지며 어레이된 형태로 형성되어야 한다.(도3h 참조)
8. 에칭 단계로서, 상기 포토레지스트(12) 및 불필요한 기본 금속층(8)을 제거함으로써, 상기 각각의 회로패턴(9)이 전기적으로 독립되도록 한다.(도3i 참조)
9. 테이프 소잉 단계로서, 상기 각각의 반도체칩(4)들이 하나의 구조물로 이송되거나 또는 취급되도록 하는 테이프(7)를 소잉함으로써, 최종적인 낱개의 반도체패키지가 얻어지도록 한다. 이때, 상기 소잉은 각 반도체칩(4)의 제3면(3) 사이의 영역과 대응되는 영역에 수행된다.(도3j 참조)
한편, 상기와 같은 제조 단계 완료후에는 상기 테이프(7)를 제거하여도 무방하며, 이는 사용자의 선택 사항에 불과하다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 전체적인 반도체패키지의 크기가 반도체칩의 크기와 비슷하게 되어, 칩스케일의 반도체패키지를 구현하고, 또한 전체적인 제조 공정이 웨이퍼 상태에서 이루어질 수 있음으로써, 웨이퍼 레벨의 반도체패키지를 구현하는 효과가 있다.
또한, 본 발명은 종래와 같은 회로기판이나 글래스 등이 반도체패키지의 구성 요소에 포함되지 않음으로써, 저가인 동시에 간단한 구조의 반도체패키지를 구현하는 효과가 있다.
또한, 반도체칩으로부터의 전기적 신호가 그 표면에 형성된 회로패턴을 통해 마더보드에 전달됨으로써, 전기적 신호의 왜곡이나 감쇄 현상을 최소화할 수 있는 효과가 있다.
또한, 반도체칩의 제1면에 직접 보호막이 형성되고, 그 보호막의 표면에 특정 파장의 빛을 투과시킬 수 있는 테이프가 접착됨으로써, 종래와 같이 반도체칩에 수광된 화상이 왜곡되지 않는 효과가 있다.
더불어, 반도체칩중 대부분의 영역이 외부로 직접 노출됨으로써, 방열성능이향상되는 효과가 있다.
Claims (9)
- 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 상기 제1면 및 제2면과 직각을 이루는 제3면이 형성되어 있고, 상기 제1면의 둘레에는 상기 제1면 및 제3면을 향하여 노출되도록 다수의 입출력패드가 형성된 반도체칩과;상기 반도체칩의 모든 입출력패드를 제외한 제1면에 코팅된 보호막과;상기 반도체칩의 각 입출력패드에 일단이 연결되고, 타단은 상기 제3면을 통하여 상기 제2면까지 연장되어 있는 다수의 회로패턴과;상기 반도체칩의 제2면에 위치된 회로패턴에 융착된 도전성볼을 포함하여 이루어진 반도체패키지.
- 제1항에 있어서, 상기 보호막은 그 표면에 빛을 반도체칩의 제1면쪽으로 투과시킬 수 있는 테이프가 더 부착된 것을 특징으로 하는 반도체패키지.
- 제1항에 있어서, 상기 회로패턴과 반도체칩의 입출력패드, 제3면 및 제2면 사이에는 기본 금속층이 더 형성된 것을 특징으로 하는 반도체패키지.
- 제1항에 있어서, 상기 회로패턴은 솔더(Sn/Pb), 구리(Cu) 또는 알루미늄(Al)중 어느 하나에 의해 형성된 것을 특징으로 하는 반도체패키지.
- 제1항에 있어서, 상기 도전성볼은 상기 반도체칩의 제2면에 행과 열을 가지며 어레이(Array)된 것을 특징으로 하는 반도체패키지.
- 대략 평면의 제1면과 제2면을 갖고, 상기 제1면에는 대략 바둑판 모양의 스크라이브 라인에 의해 다수의 반도체칩이 구분되고, 상기 각 반도체칩의 제1면중 둘레에는 다수의 입출력패드가 형성된 웨이퍼를 제공하는 단계와;상기 웨이퍼의 제2면에서 상기 스크라이브 라인에 해당되는 영역을 소잉하여, 상기 제1면과 제2면 사이에 제3면을 형성하되, 상기 제3면을 통하여 상기 입출력패드의 일정 영역이 노출되도록 하는 단계와;상기 웨이퍼의 각 반도체칩이 갖는 제2면 및 제3면에 기본 금속층을 형성하여, 상기 기본 금속층이 상기 입출력패드에 연결되도록 하는 단계와;상기 기본 금속층 표면에 일정 패턴을 갖도록 포토레지스트를 도포한 후, 상기 입출력패드, 제3면 및 제2면에 이르기까지 금속을 도금하여 회로패턴을 형성하는 단계와;상기 각 반도체칩의 제2면에 위치된 회로패턴에 도전성볼을 융착하는 단계와;상기 포토레지스트 및 불필요한 기본 금속층을 화학용액으로 에칭하여, 상기 각각의 회로패턴이 전기적으로 독립되도록 하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
- 제6항에 있어서, 상기 웨이퍼 제공 단계후에는, 상기 각 반도체칩의 입출력패드를 제외한 제1면에 보호막을 코팅한 후, 상기 보호막의 표면에 상기 웨이퍼의 전체가 덮혀지도록 테이프를 부착하는 단계가 더 포함된 것을 특징으로 하는 반도체패키지의 제조 방법.
- 제7항에 있어서, 상기 테이프는 상기 각 반도체칩의 제1면에 일정 파장의 빛이 입사될 수 있는 것이 이용됨을 특징으로 하는 반도체패키지의 제조 방법.
- 제6항에 있어서, 상기 회로패턴은 솔더(Sn/Pb), 구리(Cu) 또는 알루미늄(Al)중 어느 하나에 의해 형성됨을 특징으로 하는 반도체패키지의 제조 방법.
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