KR20020077124A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반응 용기를 가열하고, 반응 용기 내에 반도체 웨이퍼를 세트하고, 반응 용기 내에 성막 가스를 도입하여 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상에 막을 형성하고, 반응 용기의 외부의 온도 변화와 상기 반응 용기의 내부의 온도 변화를 측정하고, 상기 온도 변화의 비와 막 두께의 관계로부터 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상의 막 두께를 구하는 반도체 장치의 제조 방법이 개시된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 재료 가스를 열 분해하여 반도체 기판 상에 소정의 막을 성막하는 반도체 장치의 제조 방법에 관한 것으로, 특히 CVD 장치를 이용하여 행해지는 성막 방법에 관한 것이다.
IC나 LSI 등의 반도체 장치의 제조에 있어서 PolySi(폴리실리콘)막이나 W(텅스텐) 등의 도전막은 감압 CVD법으로 형성된다. 예로서, 도 1에 PolySi을 성막하는 감압 CVD 장치의 개략을 나타낸다. 50매 내지 150매의 반도체 웨이퍼(이하, 웨이퍼라 함: 11)가 포트(12)에 세트된다. 석영 튜브(13)는 내부에 석영 내측 튜브(113)가 설치된다. 석영 튜브(13) 밖에는 웨이퍼(11)를 가열하는 히터(14)가놓여져 있어 복사열을 발생시킨다. 복사열은 석영 튜브(13), 석영 내측 튜브(113)의 벽을 통해 웨이퍼(11)에 도달하여 웨이퍼(11)를 600℃로 가열한다. 히터(14) 근방의 온도는 석영 튜브(13)의 외측에 설치된 외부 열전쌍(111)과 석영 튜브(13) 내에 설치된 내부 열전쌍(112)에 의해 측정된다.
석영 튜브 내부는 펌프(15)에 의해 배기되어 감압 상태로 되며, 성막 가스의 SiH4가 노즐(16)로부터 매스플로우 컨트롤러(17)나 밸브(18)를 통해서 관 내에 도입된다. 도입된 가스는, 내측 튜브(113)의 내측을 통해, 그 후 내측 튜브(113)와 석영 튜브(13)의 간극을 통해 배기된다. 석영 튜브(13) 내부는 압력계(19)의 지시값에 기초하여 메인 밸브(110)의 개방도의 조정에 의해 0.5torr로 유지된다. 웨이퍼(11)의 온도는 석영 튜브(13)의 외측, 즉 히터(14)와 석영 튜브(13) 사이에 설치된 외부 열전쌍(111)과 석영 튜브(13) 내에 설치된 내부 열전쌍(112)에 의해 측정된 온도에 기초하여 컨트롤된다. 이에 따라, SiH4가 웨이퍼(11) 상에서 열 분해되어, 웨이퍼(11) 상에 PolySi이 퇴적된다. 이 예에서는 외부 열전쌍(111)은 측정점 3점에 설치되고, 또한 내부 열전쌍(112)은 측정점 3점에 설치된다.
이 때 석영 튜브(13)의 내벽과 웨이퍼(11)는 마찬가지로 온도가 상승하고, 내벽 상에 PolySi막이 퇴적한다. 그러나 석영 튜브(13)의 내벽의 온도는 석영이 히터(14)로부터의 복사열에 대하여 반투명하기 때문에 정확하게 측정할 수 없다. 이 때문에 PolySi막이 어느 정도 퇴적되었는지는 명확하게는 알지 못한다. 또한, PolySi막은 1㎛ 이하의 경우 반투명하여 적외선을 투과한다. 따라서, 석영튜브(13)의 내벽에 퇴적된 PolySi의 막 두께가 증가하면, 웨이퍼(11)가 받는 복사열이 변화하고, 이에 따라 웨이퍼(11)의 온도도 변화한다. 이 상태에서 균일한 성막을 행할 수 없다.
종래는, 이 현상을 피하기 위해서, 석영 튜브(13)에 퇴적된 PolySi을 가스 또는 약액으로 에칭하여 제거한 후, 석영 튜브(13)의 내벽에 사전에 0.3㎛ 이상, 전형적으로는 0.5㎛ 정도의 PolySi막을 퇴적하고, 그 후 성막 조건이 적절한지의 여부의 확인을 위한 시험 성막을 행하고, 그 후에 제조 프로세스를 개시한다. 이 때문에 제조 프로세스 전에 PolySi을 퇴적하는 추가 공정이 필요하며 장치의 가동율이 저하된다.
상술된 바와 같이, 종래의 반도체 장치의 제조 방법은, 성막의 안정성을 확보하기 위해서, 석영 튜브(13) 내에 퇴적되는 PolySi막의 두께가 성막 시에 1㎛ 이상이 되도록 사전에 석영 튜브(13) 내에 소정 두께의 PolySi막을 퇴적하는 공정을 실시해야만 하여 장치의 가동율이 저하되고 있었다.
본 발명의 제1 시점에 따르면, 반응 용기를 가열하고, 반응 용기 내에 반도체 웨이퍼를 세트하고, 반응 용기 내에 성막 가스를 도입하여 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상에 막을 형성하고, 반응 용기의 외부의 온도 변화와 상기 반응 용기의 내부의 온도 변화를 측정하고, 상기 온도 변화의 비와 막 두께의 관계로부터 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상의 막의 두께를 구하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제2 시점에 따르면, 반도체 웨이퍼가 수납되는 반응 용기의 외부의 온도 변화와, 이 온도 변화에 응답한 상기 반응 용기의 내부의 온도 변화를 비교하고, 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상의 막 두께를 구하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명 및 종래에 이용하는 감압 CVD 장치의 단면도.
도 2는 본 발명을 설명하기 위한 감압 CVD 장치의 확대도.
도 3은 PolySi막이 석영 튜브에 퇴적되었을 때의 적외선 투과 특성도.
도 4a는 PolySi막이 없는 경우의 석영 튜브 외측 온도의 변화를 나타내는 특성도, 도 4b는 PolySi막이 없는 경우의 석영 튜브 내측 온도의 변화를 나타내는 특성도.
도 5a는 PolySi막을 1000㎚ 퇴적했을 때의 외측 온도의 변화를 나타내는 특성도, 도 5b는 PolySi막을 1000㎚ 퇴적했을 때의 내측 온도의 변화를 나타내는 특성도.
도 6은 석영 튜브 외측의 온도 변화에 대한 내측의 온도 변화의 PolySi막 두께 의존성을 나타내는 특성도.
도 7은 외측 온도 변화율에 대한 내측 온도 변화율의 비율의 PolySi막 두께 의존성을 나타내는 특성도.
도 8은 Ru가 석영 튜브에 퇴적되었을 때의 적외선 투과 특성을 설명하는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 웨이퍼
12 : 포트
13 : 석영 튜브
14 : 히터
15 : 펌프
16 : 노즐
17 : 매스플로우 컨트롤러
18 : 밸브
19 : 압력계
이하, 도면을 참조하여 발명의 실시 형태를 설명한다. 또한, 설명에 있어서는 종래 기술로서 설명한 도 1의 감압 CVD 장치를 이용한 경우를 실시예로 하기 때문에 감압 CVD 장치의 설명으로서 부분적으로 중복된다.
우선, 도 1 내지 도 7을 참조하여 제1 실시예를 설명한다.
도 1에 도시된 바와 같이, 50매 내지 150매의 반도체 웨이퍼(11)가 포트(12)에 세트되고, 석영 튜브, 즉 반응로(13) 내에 도입된다. 석영 튜브(13)는 내부에 석영 내측 튜브(113)가 설치된다. 석영 튜브(13) 밖에는 웨이퍼(11)를 가열하는 히터(14)가 놓여져 있어, 복사열을 발생시킨다. 복사열은 석영 튜브(13), 석영 내측 튜브(113)의 벽을 통해 웨이퍼(11)에 도달하여 웨이퍼(11)를 600℃로 가열한다. 히터(14) 근방의 온도는 석영 튜브, 즉 반응로(13)의 외측에 설치된 외부 열전쌍(111)과 석영 튜브(13) 내에 설치된 내부 열전쌍(112)에 의해 측정된다.
석영 튜브 내부는, 펌프(15)에 의해 배기되어 감압 상태로 되고, 성막 가스의 SiH4가 노즐(16)로부터 매스플로우 컨트롤러(17)나 밸브(18)를 통해서 관 내에 도입된다. 도입된 가스는 내측 튜브(113)의 내측을 통해, 그 후 내측 튜브(113)와석영 튜브(13)의 간극을 통해 배기된다. 석영 튜브(13) 내부는 압력계(19)의 지시값에 기초하여 메인 밸브(110)의 개방도의 조정에 의해 0.5torr로 유지된다. 웨이퍼(11)의 온도는 석영 튜브(13)의 외측, 즉 히터(14)와 석영 튜브(13) 사이에 설치된 외부 열전쌍(111)과 석영 튜브(13) 내에 설치된 내부 열전쌍(112)에 의해 측정된 온도에 기초하여 컨트롤된다. 이에 따라, SiH4가 웨이퍼(11) 상에서 열 분해되어, 웨이퍼(11) 상에 PolySi이 퇴적된다. 이 예에서는, 외부 열전쌍(111)은 측정점 3점에 설치되고, 또한 내부 열전쌍(112)은 측정점 3점에 설치된다.
내측 튜브(113)는, 석영 튜브의 외측, 내측의 온도 고찰을 위한 감압 CVD 장치의 확대도이다. 도 1의 감압 CVD 장치를 이용하여 본 실시예를 행하는 경우를 간단한 모델로 설명하기 위해서, 도 1의 히터(14)와 웨이퍼(11) 사이의 구성만을 도 2와 같이 추출한다. 또한, 도 2를 인용한 설명을 간소화하기 위해서, 도 2에서는 내측 튜브(113)를 생략하였다.
도 2에 있어서, 히터(14)로부터 나온 복사열은 석영 튜브의 벽(13)과 벽의 내벽에 퇴적된 PolySi막(24)을 통과하여 웨이퍼(11)를 가열한다.
이 때 히터(14)의 근방의 온도는 외측 열전쌍(111)에 의해서 측정된다. 또한, 웨이퍼(11)의 근방의 온도는 내측 열전쌍(112)에 의해서 측정된다.
히터(14)로부터 나온 복사열은, 석영 튜브(13)의 표면에서 약간 반사되는 것과, 내벽에 퇴적하고 있는 PolySi막(24)에 흡수되기 때문에 웨이퍼(11)에 도달하는 복사열은 감소한다. 도 3에 석영 튜브(13)의 두께가 1㎝인 경우, PolySi막(24)의두께에 의해서 광의 투과율이 어떻게 될지를 계산한 결과를 나타낸다.
PolySi막(24)의 두께가 100㎚까지의 투과율은 급격히 저하하고, 그보다 뜨꺼워지면 투과율은 간섭에 의해 진동하면서 감소하게 된다. 막 두께가 1000㎚ 이상에서는 투과율은 0.1 이하가 되고 PolySi막(24)에서 반사되는 부분과 흡수되는 부분의 양이 많아진다. 실제로는, PolySi막의 온도가 서서히 상승하기 때문에, 거기에서의 2차 복사열로 웨이퍼가 가열된다. 그런데 PolySi막의 온도가 상승하여 2차 복사열로 웨이퍼(26)가 가열되는 과정에서 시간적으로 지연이 생기기 때문에, 히터(14)의 온도를 급격히 상승시킨 경우에는 웨이퍼(11)의 온도는 그에 추종하지 못하고, 히터(14) 근방에서의 온도 변화율(승온 속도 또는 강온 속도)에 비교하여, 웨이퍼(26) 근방에서의 온도 변화율은 작아지며, 특히 온도 변화율이 큰 경우에 그 차는 커진다. 도 4에 실제로 감압 CVD 장치에서 실험한 결과를 나타낸다. 도 4는 도 2의 구성에 나타내는 석영 튜브(23)의 벽에 PolySi막(24)이 퇴적되지 않은 경우이지만, 히터(14)의 입력 전력을 20초 정도에서 크게 하고, 2초 사이에 원래의 입력 전력으로 되돌린 경우의 외측 열전쌍(22)의 지시 온도와 내측 열전쌍(25)의 지시 온도를 나타내고 있다. 내측 열전쌍(25)의 온도 변화는 거의 외측 열전쌍(22)의 온도 변화와 동일하다.
다음에, 석영 튜브(23)의 내벽에 PolySi막(24)이 1000㎚ 퇴적된 경우의 외측 열전쌍(22)의 지시 온도와 내측 열전쌍(25)의 지시 온도를 도 5에 도시한다. 히터의 입력 전력을 역시 20초 정도에서 2초 사이에 크게 한다. 이 때의 온도 변화율은 약 100℃/min이다. 이 때문에 외측 열전쌍(22)의 온도는 크게 변화하고 있지만, 내측 열전쌍(25)의 온도 변화는 작다. 이것은 PolySi막(24)에 의한 히터의 복사열의 차폐 효과에 의한다. 이러한 실험의 결과를 정리한 것을 도 6에 도시한다. 석영 튜브(23)의 외측의 온도 변화율이 클수록 내측의 온도 변화율의 PolySi막(24)의 막 두께 의존성이 큰 것을 알 수 있다. 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율과 PolySi막(24)의 두께의 관계를 외측의 온도 변화율이 100℃/min인 경우에 대해 도 7에 도시한다. 도 3에 도시한 결과와 동일한 같은 결과가 얻어졌다. 사전에 이 결과를 구해 두고, 그 관계를 이용하면, PolySi막(24)의 두께가 1000㎚ 이하에서는 외부의 온도를 단시간 변동시킨 경우의 내부 온도의 응답을 측정함으로써 PolySi막(24)의 두께를 알 수 있다.
또한, 사전에 석영 튜브(23)에 퇴적하는 PolySi막 두께와 웨이퍼 상에 퇴적하는 PolySi막 두께의 관계를 조사해 둠으로써, 웨이퍼 상에 퇴적한 PolySi막 두께도 알 수 있다. 또한, 웨이퍼 상에 퇴적하는 막 두께를 알 수 있기 때문에 제조 프로세스에 있어서 모니터로서 사용할 수 있고, 추가의 성막 공정을 필요로 하지 않고 제조 프로세스를 행할 수 있기 때문에, 감압 CVD 장치의 가동율이 향상된다.
이 실시예에서는 내측 열전쌍(112)은 석영 튜브(13) 내에 노출한 형태로 있는 경우를 설명하였지만, 다른 형태, 예를 들면 노출되는 것은 아니고 가는 석영관 내에 내측 열전쌍(112)을 삽입한 형태로 해도 된다. 이 형태의 경우에는, 내측 열전쌍(112)은 가는 석영관의 양벽층, 즉 2층의 석영층으로 둘러싸이게 되며, 이 경우의 투과율은 각각의 석영 층의 투과율을 승산함으로써 구한다. 또한, 석영 튜브(13)와 석영 내측 튜브(113)를 갖는 도 1에 도시한 바와 같은 2중관인 경우에는, 석영 튜브(13)만으로 이루어지는 단층관인 경우에 비하여, PolySi층의 두께가 약 3배가 된다고 생각해도 된다. 즉, 2중관인 경우, PolySi층은 석영 튜브(13)의 내벽뿐만아니라, 석영 내측 튜브(113)의 내벽 및 외벽에도 퇴적하게 되어, 결과적으로 석영 튜브(13)만으로 이루어지는 단층관인 경우와 비교하여 PolySi층의 두께가 약 3배가 된다.
도 1의 구조에 있어서, 내측 열전쌍(112)의 응답이 작아지는 경우에는 내측 열전쌍(112)의 설치 위치를 석영 튜브(13)와 석영 내측 튜브(113)의 사이로 변경해도 된다. 또한, 온도는 600℃로 설명하였지만, 다른 온도라도 동일하기 때문에, 사전에 석영 튜브(13)의 외측의 온도 변화율에 대한 내측의 온도 변화율의 관계와, 석영 튜브(13) 내벽 위와 웨이퍼(11) 상의 PolySi막의 막 두께의 관계를 파악해 두면, 원하는 열 처리 온도에 있어서도, 온도 변화율로부터 PolySi막의 막 두께를 도출할 수 있다. 또한, 이 실시예에서는 성막 중에 온도의 변화율의 측정을 행하였지만, 성막 후 마찬가지의 것을 행해도 퇴적한 PolySi막 두께를 알 수 있다.
다음에, 도 1, 도 2 및 도 7을 참조하여 제2 실시예를 설명한다.
상술한 제1 실시예에서는, 도 2에 있어서, 석영 튜브(13) 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율과 PolySi(24)막의 막 두께와의 관계를 사전에 구하였다. 또한, 그 석영 튜브(13) 상의 PolySi막(24)의 막 두께와 웨이퍼 상의 PolySi막의 두께의 관계를 구하였다. 이들 관계로부터 웨이퍼 상에 성막되는 PolySi막의 막 두께를 구하는 방법을 설명하였다. 이 실시예에서는 PolySi막(24)이 석영 튜브(23) 상에 퇴적되지 않은 상태로부터 성막을 개시하는 경우에 대해 진술한다.
석영 튜브(23) 외측의 온도 변화율과 내측의 온도 변화율의 비율은 도 7에 도시한 바와 같이 진동하고 있고, PolySi막의 막 두께는 어떤 비율로 일의적으로는 결정할 수 없다. 그러나, PolySi막(24)의 퇴적이 없는 상태로부터 성막을 개시하고, 정기적으로 외측의 온도 변화에 대한 내측의 온도 변화를 측정함으로써 막 두께가 어느 정도 변화한 것인지를 파악할 수 있다. 구체적으로는 PolySi막(24)의 성막 속도는 1분 동안에 약 5㎚ 내지 10㎚이기 때문에 1분마다 외측의 온도 변화에 대한 내측의 온도 변화를 측정함으로써, 사전에 구한 석영 튜브(13)의 외측의 온도 변화율에 대한 내측의 온도 변화율의 관계와, 석영 튜브(13)의 내벽 위와 웨이퍼(11) 상의 PolySi막의 막 두께의 관계를 파악해 두면, 약 10㎚ 단계에서의 막 두께의 변화를 알 수 있다.
이 정보를 공정의 정보 시스템에 저장하고, 시스템으로 PolySi막(24)의 막 두께를 파악한다. 이것에 의해서 막 두께는 일의적으로 결정할 수 있기 때문에, 시스템으로 그 공정에서의 원하는 막 두께에 도달하였다고 판정할 수 있다.
그리고, 시스템측에서 성막을 정지시키는 신호를 발생하여 성막 장치에서의 성막을 정지할 수 있다.
도 1을 이용하여 수순을 설명한다. 우선 감압 CVD 장치를 초기화하기 위해서 그 이전의 성막 처리의 웨이퍼를 추출하고, 웨이퍼가 실려 있지 않은 포트(12)를 석영 튜브(13) 내에 도입한다. 석영 튜브(13) 내부는 600℃, 1Torr의 조건으로ClF3가스를 2SLM 도입하고, 석영 튜브(13) 내벽 상이나 포트(12)에 퇴적한 PolySi막을 가스로 에칭한다. PolySi막이 없어진 후 석영 튜브(13) 내를 퍼지하고, N2를 삽입하여 대기압으로 되돌리고, 포트(12)를 추출한다. 그 후 제품 웨이퍼를 포트(12)에 세트하고, 석영 튜브(13) 내로 도입하여 감압으로 배기하여 성막을 행한다. 성막의 초기로부터 1분 간격으로 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율을 측정하고, 감압 CVD 장치로부터 온라인으로 공정의 컴퓨터 시스템에 정보를 반영하여 축적한다.
시스템에는 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율과 석영 튜브(13) 내벽 위와 웨이퍼(11) 상의 PolySi막의 막 두께의 관계에 대한 사전에 구한 데이터 베이스가 있어, 이 데이터 베이스에 기초하여 웨이퍼 상의 막 두께를 계산하고, 퇴적 막 두께를 시스템이 파악한다. 목표된 막 두께에 근접하면 몇초 후에서 목표된 막 두께가 될지를 시스템이 계산하여 성막을 정지하는 시각을 결정하고, 소정의 시각이 되면 성막의 정지 신호를 시스템으로부터 장치로 보내서, 성막을 정지한다. 그리고, 또 퇴적한 PolySi막을 ClF3으로 에칭하고, 이 성막과 클리닝의 사이클을 반복함으로써 항상 웨이퍼 상의 PolySi막 두께를 관리하여 성막을 할 수 있다.
다음에, 도 7을 참조하여 제3 실시예를 설명한다.
지금까지의 실시예에서는 주로 PolySi막(24)의 성막에 대하여 설명하였다. 이 실시예에서는 제2 실시예에서 진술한 PolySi막(24)의 에칭에의 응용에 대하여설명한다.
PolySi막(24)은 에칭에 의해 얇아지지만 도 7에서 알 수 있듯이 10㎚ 이하의 두께에서는 일의적으로 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율(종축)로부터 석영 튜브 상의 PolySi막(24)의 두께(횡축)를 알 수 있다. 따라서 ClF3가스에 의해 석영 튜브벽 상의 PolySi막이 에칭되고, 막 두께가 얇게 되는 과정에서 석영 튜브벽 상의 PolySi막 두께를 파악할 수 있다. 최종적으로 에칭이 종료하였는지의 여부를 판정하는 것이 가능하다. 또한 제2 실시예에 도시한 바와 같이 공정 시스템으로 PolySi막(24)이 그 장치에서 얼마만큼 막이 퇴적되었는지를 파악하는 것이 가능하고, 에칭 스타트 시의 막 두께를 아는 것에 의해, 일의적으로 에칭 시의 막 두께를 결정하는 것이 가능하다. 시스템에서는 에칭이 종료하였다고 판정된 시점으로부터 오버 에칭의 시간을 취하여 그 후 장치에 에칭의 정지 지령을 내면 된다.
다음에, 도 8을 참조하여 제4 실시예를 설명한다.
지금까지의 실시 형태에서는 성막으로서 PolySi막을 취급하였지만, PolySi막뿐만 아니라 반투명막이어도 이 방법을 적용할 수 있다. 이 실시예에서는 Ru의 감압 CVD를 생각한다. Ru는 금속이고, DRAM의 캐패시터의 전극으로서 검토가 활발하게 행해지고 있다. 도 8에 Ru가 석영 튜브 내벽에 퇴적된 경우의 적외선 투과 특성을 나타낸다. 도 8은 종축이 투과율, 횡축이 Ru의 퇴적 막 두께를 나타낸다. Ru의 경우에는 금속이기 때문에, 막 두께가 150㎚ 이상이 되면 거의 광을 통과시키지 못하게 된다. 따라서 150㎚까지는 외측의 온도 변화율에 대한 내측의 온도 변화율의 비율로부터 석영 튜브 상에 퇴적한 Ru의 막 두께를 알 수 있다. 또한 Ru의 가스 에칭 시에는 PolySi막과 마찬가지로 에칭의 종료 시점을 알기 때문에 종료 시점의 모니터로서는 문제 없이 사용할 수 있다.
이상과 같이, 본 발명의 제조 방법은 석영 튜브 외부의 히터 온도의 과도적 변화와, 석영 튜브 내부의 온도 변화의 대응을 측정하고, 석영 튜브 내에 퇴적되는 막의 두께를 인슈트(in-situ)로 모니터하는 공정을 갖기 때문에, 석영 튜브 내에 사전에 PolySi막을 퇴적하는 공정을 생략할 수 있음과 함께 성막의 안정성도 향상된다.

Claims (26)

  1. 반응 용기를 가열하고,
    반응 용기 내에 반도체 웨이퍼를 세트하고,
    반응 용기 내에 성막 가스를 도입하여 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상에 막을 형성하고,
    반응 용기의 외부의 온도 변화와 상기 반응 용기의 내부의 온도 변화를 측정하고, 상기 온도 변화의 비와 막의 두께의 관계로부터 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상의 막의 두께를 구하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반응 용기의 외부의 온도 변화가 100℃/분 이상인 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반응 용기 내에 반도체 웨이퍼를 세트하는 것은 반도체 웨이퍼를 배치한 포트를 상기 반응 용기로 도입하는 것인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 막은 반도체막인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 막은 화학 기상 성장법(CVD)으로 형성되는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 성막 가스는 SiH4인 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 막의 두께에 따라서, 상기 반응 용기로의 성막 가스의 도입을 정지하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반응 용기 내에 반도체 웨이퍼를 세트하는 것은 반도체 웨이퍼를 배치한 포트를 상기 반응 용기로 도입하는 것인 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 막은 반도체막인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 막은 화학 기상 성장법으로 형성되는 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 성막 가스는 SiH4인 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 막 두께에 따라서, 상기 반응 용기의 가열을 정지하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 반응 용기 내에 반도체 웨이퍼를 세트하는 것은 반도체 웨이퍼를 배치한 포트를 상기 반응 용기로 도입하는 것인 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 막은 반도체막인 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 막은 화학 기상 성장법으로 형성되는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 성막 가스는 SiH4인 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 막의 두께를 구하는 것은 상기 온도 변화를 온라인에 의해서 시스템에 송신하고, 상기 시스템이 상기 온도 변화의 비와 상기 막의 두께와의 관계를 이용하여 연산하는 것인 반도체 장치의 제조 방법.
  18. 반도체 웨이퍼가 수납되는 반응 용기의 외부의 온도 변화와, 이 온도 변화에 응답한 상기 반응 용기의 내부의 온도 변화를 비교하여, 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상의 막의 두께를 구하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반응 용기의 외부의 온도 변화가 100℃/분 이상인 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 막의 두께에 따라서, 상기 반응 용기로의 성막 가스의 도입을 정지하는공정을 포함하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 막의 두께에 따라서, 상기 반응 용기의 가열을 정지하는 공정을 포함하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 막의 두께에 따라서, 상기 반응 용기의 내벽에 퇴적한 막을 제거하는 공정을 포함하는 반도체 장치 제조 방법.
  23. 제18항에 있어서,
    상기 막의 두께를 구하는 것은, 상기 온도 변화를 온라인에 의해서 시스템에 송신하고, 상기 시스템이 상기 온도 변화를 이용하여 상기 막의 두께를 연산하는 것인 반도체 장치의 제조 방법.
  24. 제18항에 있어서,
    상기 막이 반도체막인 반도체 장치의 제조 방법.
  25. 제18항에 있어서,
    상기 막은 화학 기상 성장법으로 형성되는 반도체 장치의 제조 방법.
  26. 제18항에 있어서,
    상기 성막 가스는 SiH4인 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339242A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 半導体装置の製造方法
CN102095395B (zh) * 2010-11-29 2012-10-03 沈阳工业大学 大块金属玻璃形成厚度预测方法
CN102560681B (zh) * 2010-12-16 2016-05-25 中芯国际集成电路制造(北京)有限公司 测温装置及扩散炉
JP2014185363A (ja) * 2013-03-22 2014-10-02 Hitachi Kokusai Electric Inc 基板処理装置、処理容器および半導体装置の製造方法
KR20210129165A (ko) * 2019-03-22 2021-10-27 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 장치, 반도체 장치의 제조 방법 및 프로그램

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166080A (en) * 1991-04-29 1992-11-24 Luxtron Corporation Techniques for measuring the thickness of a film formed on a substrate
JPH04239742A (ja) * 1991-01-23 1992-08-27 Oki Electric Ind Co Ltd 半導体装置製造における膜厚測定方法
JP3140068B2 (ja) * 1991-01-31 2001-03-05 東京エレクトロン株式会社 クリーニング方法
JP3415491B2 (ja) * 1999-06-24 2003-06-09 Ｎｅｃエレクトロニクス株式会社 シリコン窒化膜の成膜方法
US6328221B1 (en) * 2000-02-09 2001-12-11 Moore Epitaxial, Inc. Method for controlling a gas injector in a semiconductor processing reactor

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