KR20020067193A - 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법 - Google Patents

비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법 Download PDF

Info

Publication number
KR20020067193A
KR20020067193A KR1020010007610A KR20010007610A KR20020067193A KR 20020067193 A KR20020067193 A KR 20020067193A KR 1020010007610 A KR1020010007610 A KR 1020010007610A KR 20010007610 A KR20010007610 A KR 20010007610A KR 20020067193 A KR20020067193 A KR 20020067193A
Authority
KR
South Korea
Prior art keywords
frame
signal
synchronization signal
input
abnormal
Prior art date
Application number
KR1020010007610A
Other languages
English (en)
Other versions
KR100363174B1 (ko
Inventor
채승수
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010007610A priority Critical patent/KR100363174B1/ko
Priority to US10/011,733 priority patent/US6950144B2/en
Publication of KR20020067193A publication Critical patent/KR20020067193A/ko
Application granted granted Critical
Publication of KR100363174B1 publication Critical patent/KR100363174B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

비 정상 동기 신호가 입력될 경우 데이터를 처리하는 영상 표시 제어 방법 및 그 장치가 개시되어 있다. 본 발명은 입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 방법에 있어서, 입력되는 동기 신호가 비정상 동기 신호인지를 판단하는 과정, 과정에서 상기 동기 신호가 비정상 동기 신호로 판단된 경우 상기 비정상 동기 신호를 가공하는 과정, 상기 과정에서 비정상 동기 신호의 가공에 따라 손상된 프레임 데이터를 제거하는 과정을 포함한다.

Description

비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그 방법{Apparatus for controlling image display and method thereof}
본 발명은 영상 표시 장치에 관한 것으로서, 특히 비 정상 동기 신호가 입력될 경우 데이터를 처리하는 영상 표시 제어 방법 및 그 장치에 관한 것이다.
일반적으로 텔레비젼등 각종 영상 출력 장치는 채널전환이나 TV/VCR 신호 절환이나 정전기를 포함한 외부의 충격이나 잡음으로 인해 순간적으로 프레임을 동기시키는 프레임 동기 신호가 정상적인 경우보다 빠르게 혹은 늦게 입력될 경우 화면깨짐 현상이나 표시 소자의 손상을 초래한다.
도 1은 종래의 영상 표시 제어 장치를 보이는 전체 블록도이다.
도 1을 참조하면, 입력 데이터 처리부(110)는 통상적으로 래스터 스캔(raster scan) 방식으로 들어오는 이미지 데이터를 프레임 동기 신호에 따라 비트 플레인(bit plane)별로 재구성하여 프레임 버퍼 제어부(130)로 출력한다. 출력 데이터 제어부(160)는 PWM 스케쥴(schedule)에 따라 프레임 버퍼 제어부(130)에서 발생되는 프레임내에 특정 플레인 데이타를 패널(panel)로 출력한다.
프레임 버퍼 제어부(130)는 프레임 동기 신호(V sync)에 따라 제1프레임버퍼(140)(FB0) 및 제2프레임버퍼(150)(FB1)를 직접 제어한다. 즉, 프레임 버퍼 제어부(130)는 입력 데이터 처리부(110)에서 발생되는 데이타를 한 프레임 주기로 리드/라이트용 프레임 버퍼(140 또는 150)를 바꾸어가며 저장하고, 다른 프레임 버퍼의 데이타를 출력 데이터 제어부(160)의 요구에 따라 독출한다.
PWM 스케쥴 제어부(120)는 데이터 재배열과 킥킹등의 화상 표시 루틴을 프레임 단위로 수행하며, 프레임 동기 신호에 따라 출력 데이터 제어부(160)를 제어하여 표시 판넬이 계조를 표현할 수 있도록 각 비트 플레인값의 출력 시기를 결정한다.
또한 도 1의 출력 표시 제어 장치는 PWM 구동 방식의 특성상 현재 입력되고 있는 데이타를 같은 동기 구간 내에서 출력해 줄 수 없기 때문에 현재 프레임을 저장해 놓고 다음 프레임이 입력될 때 저장된 이전 프레임 값을 출력하도록 두 개의프레임 버퍼 즉, 제1프레임버퍼(140) 및 제2프레임버퍼(150)을 구비한다.
도 2는 프레임 동기 신호가 정상적으로 입력될 경우 도 1의 장치의 동작을 도시한 타이밍도이다.
도 2를 참조하면, 프레임 버퍼 제어부(130)는 입력 데이터 처리부(110)를 통해 입력되는 프레임(Frame 1)를 입력버퍼로 설정된 제1프레임버퍼(FB0:140)에 저장하고, 출력데이터제어부(160)에서 프레임 데이터를 요구하면 출력버퍼로 설정된 제2프레임 버퍼(FB1:150)에서 데이타를 독출한다. 이때 PWM 스케쥴 제어부(120)는 출력 데이터 제어부(160)의 데이터 독출 시점을 정한다. 이어서, 프레임 버퍼 제어부(130)는 한 프레임 주기 다음에 프레임 동기 신호가 들어오면 이전의 작업을 처음부터 다시 반복을 한다. 즉, 프레임 버퍼 제어부(130)는 입력버퍼였던 제1프레임 버퍼(FB0)가 출력버퍼로 출력버퍼였던 제2프레임 버퍼(FB1)가 입력버퍼로 재설정하며, 이전 프레임에 출력을 완료한 프레임(Frame 0) 대신에 현재 프레임(frame 2)을 제2프레임 버퍼(FB1)에 저장하고 이전 프레임 구간의 제1프레임 버퍼(FB0)에 저장된 프레임(Frame 1)을 출력하도록한다. 결과적으로 디스플레이 판넬로 출력되는 데이타는 입력되는 데이타보다 한 프레임의 딜레이를 갖고 순서대로 출력된다.
도 3은 프레임 동기 신호가 비 정상적으로 입력될 경우 도 1의 장치의 동작을 도시한 타이밍도이다.
도 3을 참조하면, 정상적으로 프레임 동기 신호가 입력될 경우 종래 기술로도 아무 문제가 없지만, 채널전환등으로 인해 순간적으로 프레임 동기 신호가 정상적인 경우보다 빠르게 혹은 늦게 발생할 수 있다. 즉, 채널 전환을 하면 이전 채널의 데이터는 무시되고 새로운 채널의 프레임 동기 신호와 입력신호가 유효하게 된다.
도 3에서 도시된 바와 같이 프레임 버퍼 제어부(130)는 프레임(Frame 3)을 제1프레임버퍼(FB0)에 라이트하는 도중 새로운 프레임 동기 신호에 의해 제2프레임버퍼(FB1)에 새로운 채널의 데이타를 쓰기 시작하게 되고, 제2프레임 버퍼(FB1)에 저장되어 있던 프레임(Frame 2)을 출력하다 말고 제1프레임버퍼(FB0)에 저장된 데이타를 독출하게 되는데 제1프레임버퍼(FB0)에는 완전하지 못한 프레임(Frame 3)이 저장되어 있으므로 결국 프레임(Frame 2)의 손상된 데이타를 출력한다. 이 손상된 데이터는 사용자의 눈에 거슬리게되고 편안한 시청을 저해하는 요소가 되며, 디스플레이 판넬(display panel)에 심각한 손상을 초래한다. 예를 들면 FLCD는 스트레스를 많이 받으면 이미지 스틱킹(image sticking)이라는 일종의 회복 불가능한 잔상효과를 나타내는데 이를 방지하기 위해 한 프레임 주기에 킥킹(kicking)을 수행시키다. 이 킥킹(kicking)동작은 PWM 스케쥴 진행상 한 프레임 주기내의 뒷 부분에서 수행한다. 그러나 도 3과 같이 프레임이 손상될 경우 킥킹(kicking)동작을 수행할 수없기 때문에 패널에 스트레스가 가해지는 것을 피할 수 없고 이것이 반복되면 패널의 표시성능 및 수명에 악 영향을 끼칠 수 있다.
본 발명이 이루고자하는 기술적과제는 입력신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 시스템에서 비 정상적으로 입력되는 프레임 동기 신호를 가공하여 출력 신호의 동기 신호로 사용함으로써 화면 깨짐 현상이나 표시 소자의손상을 최소화할 수 있는 영상 표시 제어 방법을 제공하는 데 있다.
본 발명이 이루고자하는 기술적과제는 상기 영상 표시 제어 방법을 적용하는 영상 표시 제어 장치를 제공하는 데 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명은 입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 방법에 있어서,
입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 방법에 있어서,
(a) 입력되는 동기 신호가 비정상 동기 신호인지를 판단하는 과정;
(b) 상기 (a) 과정에서 상기 동기 신호가 비정상 동기 신호로 판단된 경우 상기 비정상 동기 신호를 가공하는 과정;
(c) 상기 (b)과정에서 비정상 동기 신호의 가공에 따라 손상된 프레임 데이터를 제거하는 과정을 포함하는 영상 표시 제어 방법이다.
상기의 다른 기술적 과제를 해결하기 위하여, 본 발명은 입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 장치에 있어서,
입력되는 이미지 데이터를 상기 프레임 동기 신호에 따라 비트 플레인별로 재구성하는 입력 데이터 처리부;
일정 주기보다 앞서 입력되는 프레임 동기 신호를 비정상 동기신호로 마스킹하는 마스킹부;
상기 마스킹부에서 마스킹된 동기 신호에 따라 비트 플레인값의 출력 시점을 결정하는 스케쥴 제어부;
상기 일정 주기보다 앞서 입력되는 프레임 동기 신호를 검출하여 그 신호의 제거 여부에 따라 입출력 버퍼링의 토글 시점을 판단하는 토글 제어부;
상기 입력 데이터 처리부에서 처리된 데이터를 상기 토글 제어부의 판단에 따라 입출력 버퍼링을 다르게 제어하는 프레임 버퍼 제어부;
상기 스케쥴 제어부에서 발생하는 일정 주기 단위의 표시 처리 종료 신호에 따라 프레임내 특정 비트 플레인 데이타를 프레임 버퍼 제어부에 요구하여 패널로 출력하는 출력 데이터 제어부를 포함하는 영상 표시 제어 장치이다.
도 1은 종래의 영상 표시 제어 장치를 보이는 전체 블록도이다.
도 2는 프레임 동기 신호가 정상적으로 입력될 경우 도 1의 장치의 동작을 도시한 타이밍도이다.
도 3은 프레임 동기 신호가 비 정상적으로 입력될 경우 도 1의 장치의 동작을 도시한 타이밍도이다.
도 4는 본 발명에 따른 영상 표시 제어 장치를 보이는 전체 블록도이다.
도 5는 프레임 동기 신호가 비 정상적으로 입력될 경우 도 4의 장치의 동작을 도시한 타이밍도이다.
이하 첨부된 도면을 참조로하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 4는 본 발명에 따른 영상 표시 제어 장치를 보이는 전체 블록도이다.
도 4의 장치는 프레임 동기 신호가 정상적으로 입력될 경우 종래 기술의 동작과 일치하며, 비 정상적으로 입력되는 프레임 동기 신호를 가공하기 위해 마스킹부(440)와 버퍼 토글 제어부(430)가 추가된다. .
도 4를 참조하면, 입력 데이터 처리부(410)는 래스터 스캔(raster scan) 방식으로 입력되는 이미지 데이터를 프레임 동기 신호에 따라 비트 플레인(bit plane)별로 재구성하여 프레임 버퍼 제어부(430)로 출력한다.
출력 데이터 제어부(480)는 프레임 단위의 화상 표시 루틴에 해당하는 PWM 스케쥴 제어 신호에 따라 프레임내 특정 비트 플레인 데이타를 프레임 버퍼 제어부(420)에 요구하여 패널(panel)로 출력한다.
프레임 버퍼 제어부(420)는 프레임 동기 신호에 따라 제1프레임버퍼(460)(FB0) 및 제2프레임버퍼(470)(FB1)를 직접 제어한다. 더 상세하게 설명하면, 프레임 버퍼 제어부(420)는 입력 데이터 처리부(410)에서 처리된 데이타를 한 프레임 주기로 리드/라이트용 프레임 버퍼(460 또는 470)에 바꾸어가며 저장하고, 다른 프레임 버퍼의 데이타를 PWM 스케줄 제어부(450) 또는 출력 데이터 제어부(480)의 요구에 따라 독출한다.
PWM 스케쥴 제어부(450)는 프레임 단위로 처리되는 화상 표시 루틴에 해당되는 스케쥴이 정상적으로 모두 종료되면 스케쥴 종료(schedule done) 신호를 발생시키고, 또한 프레임 동기 신호 및 스케쥴 종료(schedule done) 신호의 조합에 따라 출력 데이터 제어부(160)를 제어하여 표시 판넬이 계조를 표현할 수 있도록 각 비트 플레인값의 출력 시기를 결정한다. 또한 스케쥴 종료(schedule done) 신호는 시스템 외부에서 마이크로컴퓨터(도시안됨)등을 통해 그 주기 또는 파형이 조정될 수있다.
제1프레임버퍼(FB0:460) 및 제2프레임버퍼(FB1:470)는 프레임 버퍼 제어부(420)의 제어하에 이전 프레임과 현재 프레임을 저장한다.
마스킹부(440)는 PWM 스케쥴 제어부(450)에서 발생하는 스케쥴 종료(schedule done)신호와 프레임 동기 신호(V sync)를 논리곱(AND)하여 스케쥴 종료(schedule done)신호가 발생되기전에 입력되는 프레임 동기 신호를 비정상 동기 신호로 판단한다.
버퍼 토글 제어부(430)는 스케쥴 종료(schedule done)신호와 프레임 동기 신호(V sync)를 논리곱(AND)하여 그 결과 값을 저장하여 제1프레임 버퍼(FB0) 및 제2프레임 버퍼(FB1)의 토글(toggle)을 판단한다. 즉, 버퍼 토글 제어부(430)는 최근에 입력된 프레임 동기 신호가 비정상 동기 신호로 판정되었을 경우 프레임 버퍼를 토글(toggle)하지 않고 정상적인 상태의 경우에만 토글하도록 프레임 버퍼 제어부(420)에 토글 제어 신호를 인가한다.
도 5는 프레임 동기 신호가 비 정상적으로 입력될 경우 도 4의 장치의 동작을 도시한 타이밍도이다.
도 5를 참조하면, PWM 스케쥴 제어부(450)는 필요한 스케줄을 모두 끝냈을 때 스케쥴 종료(schedule done) 신호를 '1'로 만들고 새로운 프레임 동기 신호가 입력되면 스케쥴을 다시 처음부터 시작해야 하므로 스케쥴 종료(schedule done)신호를 '0'으로 만든다. 이 스케쥴 종료(schedule done)신호와 입력되는 프레임 동기를 논리곱(AND)하면 스케줄이 다 끝나기 전에 들어오는 프레임 동기 신호가 제거된다. 따라서 프레임 버퍼 제어부(420)는 정제된 프레임 동기 신호를 사용한다. 버퍼 토글 제어부(430)는 새로운 프레임 동기 신호가 들어올 때마다 토글 제어 신호를 발생시켜 입출력 버퍼를 바꾸어 준다. 이때 최근의 프레임 동기 신호가 제거되었을 경우 현재 입력버퍼로 설정된 제1프레임버퍼(FB0)에 저장되어 있는 데이타는 손상된 데이타일 가능성이 있다. 따라서 버퍼 토글 제어부(430)는 제1프레임버퍼(FB0)를 출력버퍼로서 사용되지 못하게하고 다시 입력버퍼로 사용하기 위해 마지막 프레임 동기 신호가 제거 되었는지를 기억(저장)하고 있다가 토글 제어 신호를 발생시키지 않는다.
도 5의 타이밍도를 참조하여 더 상세하게 설명하면, 프레임(Frame 3)이 제1프레임 버퍼(FB0)에 라이트되는 도중 비정상적인 프레임 동기 신호가 발생되면 스케쥴 종료 신호(schedule done)가 '0'이므로 프레임 버퍼 제어부(420)는 버퍼 토글 제어부(430)에서 발생하는 토글 제어 신호에 의해 새로운 프레임 동기 신호를 무시한다. 이때 프레임 버퍼 제어부(420)는 입력값이 프레임 중간에 바뀌어 입력버퍼인 제1프레임버퍼(FB0)에 손상된 데이터(Frame 3)를 저장하지만 출력버퍼인 제2프레임버퍼(FB1)에 있는 온전한 프레임(Frame 2)을 출력시키고 필요한 경우 킥킹(kicking)등 부가적인 동작을 위한 시간을 확보하게 된다.
또한 스케쥴 종료(schedule done)신호가 '1'이 되고 다음 프레임 동기 신호와 함께 다른 소스(source)의 프레임(Alt. Frame 1)이 입력될 경우 비정상적인 프레임 동기신호가 제거되었으므로 프레임 버퍼 제어부(420)는 변함없이 제1프레임버퍼(FB0)를 입력버퍼로 설정하고 제2프레임버퍼(FB1)를 출력버퍼로 설정하여 제1프레임버퍼(FB0)에 다른 소스의 프레임(Alt. Frame 1)을 저장하고 제2프레임버퍼(FB1)에 있는 프레임(Frame 2)을 한번 더 출력시킨다.
상술한 바와 같이 본 발명에 의하면, 정상적인 화면 표시 및 필요에 따라 패널의 스트레스 감소를 위한 킥킹등을 위한 최소한의 시간을 확보하도록 프레임 동기 신호를 가공함으로써 표시소자의 손상을 최소화 할 수 있고, 화면 깨짐등 사용자의 눈에 심하게 거슬리는 요소를 최소화 할 수 있게 된다.

Claims (11)

  1. 입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 방법에 있어서,
    (a) 입력되는 동기 신호가 비정상 동기 신호인지를 판단하는 과정;
    (b) 상기 (a) 과정에서 상기 동기 신호가 비정상 동기 신호로 판단된 경우 상기 비정상 동기 신호를 가공하는 과정;
    (c) 상기 (b)과정에서 비정상 동기 신호의 가공에 따라 손상된 프레임 데이터를 제거하는 과정을 포함하는 영상 표시 제어 방법.
  2. 제1항에 있어서, 상기 (a)과정은 화상 표시 루틴의 종료 신호와 프레임 동기 신호의 조합에 의해 상기 비정상 동기 신호를 판단하는 것을 특징으로 하는 영상 표시 제어 방법.
  3. 제2항에 있어서, 상기 비정상 동기 신호는 입력되는 프레임 동기 신호가 프레임 단위로 발생되는 화상 표시 루틴의 종료 신호에 앞서 발생되는 신호임을 특징으로 하는 영상 표시 제어 방법.
  4. 제3항에 있어서, 상기 (a)과정에서 화상 표시 루틴의 종료 신호의 주기를 조정하는 과정을 더 포함하는 것임을 특징으로 하는 영상 표시 제어 방법.
  5. 제1항에 있어서, 상기 (b)과정은 상기 비정상 동기 신호를 제거하는 것을 특징으로 하는 영상 표시 제어 방법.
  6. 제1항에 있어서, 상기 (c)과정은 저장된 프레임 데이터가 적어도 한번이상 반복해서 출력하는 과정을 더 포함함을 특징으로 하는 영상 표시 제어 방법.
  7. 입력 신호의 프레임 동기 신호에 동기되어 출력되는 영상 표시 장치에 있어서,
    입력되는 이미지 데이터를 상기 프레임 동기 신호에 따라 비트 플레인별로 재구성하는 입력 데이터 처리부;
    일정 주기보다 앞서 입력되는 프레임 동기 신호를 비정상 동기신호로 마스킹하는 마스킹부;
    상기 마스킹부에서 마스킹된 동기 신호에 따라 비트 플레인값의 출력 시점을 결정하는 스케쥴 제어부;
    상기 일정 주기보다 앞서 입력되는 프레임 동기 신호를 검출하여 그 신호의 제거 여부에 따라 입출력 버퍼링의 토글 시점을 판단하는 토글 제어부;
    상기 입력 데이터 처리부에서 처리된 데이터를 상기 토글 제어부의 판단에 따라 입출력 버퍼링을 다르게 제어하는 프레임 버퍼 제어부;
    상기 스케쥴 제어부에서 발생하는 일정 주기 단위의 표시 처리 종료 신호에 따라 프레임내 특정 비트 플레인 데이타를 프레임 버퍼 제어부에 요구하여 패널로출력하는 출력 데이터 제어부를 포함하는 영상 표시 제어 장치.
  8. 제7항에 있어서, 상기 마스킹부는 프레임 단위의 화상 표시 루틴의 종료 신호와 프레임 동기 신호를 논리곱하는 수단임을 특징으로 하는 영상 표시 제어 장치.
  9. 제7항에 있어서, 상기 토글 제어부는 일정 주기보다 앞서 입력되는 프레임 동기 신호를 검출하여 비정상/정상 프레임 동기 신호를 판별하고, 그에 따라 입출력버퍼를 토글하는 정보를 상기 프레임 버퍼 제어부에 인가하는 수단임을 특징으로 하는 영상 표시 제어 장치.
  10. 제7항에 있어서, 상기 토글 제어부는 프레임 단위의 화상 표시 루틴의 종료 신호와 프레임 동기 신호를 논리곱하여 그 결과값을 딜레이시키는 수단임을 특징으로 하는 영상 표시 제어 장치.
  11. 제7항에 있어서, 상기 토글 제어부는 상기 비정상 동기 신호로 판정되었을 경우 프레임 버퍼를 토글하지 않고 정상적인 상태의 경우에만 토글하도록 하는 제어 신호를 발생하는 수단임을 특징으로 하는 영상 표시 제어 장치.
KR1020010007610A 2001-02-15 2001-02-15 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법 KR100363174B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020010007610A KR100363174B1 (ko) 2001-02-15 2001-02-15 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법
US10/011,733 US6950144B2 (en) 2001-02-15 2001-12-11 Apparatus and method of controlling image display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010007610A KR100363174B1 (ko) 2001-02-15 2001-02-15 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법

Publications (2)

Publication Number Publication Date
KR20020067193A true KR20020067193A (ko) 2002-08-22
KR100363174B1 KR100363174B1 (ko) 2002-12-05

Family

ID=19705800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010007610A KR100363174B1 (ko) 2001-02-15 2001-02-15 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법

Country Status (2)

Country Link
US (1) US6950144B2 (ko)
KR (1) KR100363174B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1430938B1 (en) * 2002-11-20 2013-01-23 Universal Entertainment Corporation Gaming machine and display device therefor
JP4306536B2 (ja) * 2004-05-31 2009-08-05 パナソニック電工株式会社 スキャンコンバータ
TWI268473B (en) * 2004-11-04 2006-12-11 Realtek Semiconductor Corp Display controlling device and controlling method
JP2006174363A (ja) * 2004-12-20 2006-06-29 Nec Electronics Corp フレームシンクロナイザ、光ディスク装置、情報記録／再生装置及び信号同期方法。
US20060139377A1 (en) * 2004-12-29 2006-06-29 Haiming Jin LCOS micro-display driver integrated circuit
JP2006267452A (ja) * 2005-03-23 2006-10-05 Sharp Corp 液晶表示装置、制御回路、及び液晶表示データ検査方法
US7397478B2 (en) * 2005-09-29 2008-07-08 Intel Corporation Various apparatuses and methods for switching between buffers using a video frame buffer flip queue
US7843460B2 (en) * 2007-04-13 2010-11-30 Seiko Epson Corporation Method and apparatus for bandwidth corruption recovery
US8102401B2 (en) * 2007-04-25 2012-01-24 Atmel Corporation Display controller operating mode using multiple data buffers
US8279344B2 (en) * 2009-12-14 2012-10-02 Qnx Software Systems Limited Synchronization of video presentation by video cadence modification
JP6155564B2 (ja) * 2012-06-22 2017-07-05 大日本印刷株式会社 映像表示装置及び映像表示方法
JP2014006318A (ja) * 2012-06-22 2014-01-16 Dainippon Printing Co Ltd 映像表示装置及び映像表示方法
JP6693051B2 (ja) * 2015-05-28 2020-05-13 セイコーエプソン株式会社 メモリー制御装置、画像処理装置、表示装置、およびメモリー制御方法
CN107240381B (zh) * 2017-07-31 2019-11-26 京东方科技集团股份有限公司 一种显示装置的显示方法及显示装置
KR20220021962A (ko) * 2020-08-13 2022-02-23 삼성전자주식회사 가변 프레임 동작을 수행하도록 구성된 디스플레이 구동 집적 회로 및 그것의 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3205580B2 (ja) * 1991-12-18 2001-09-04 パイオニア株式会社 ビデオ信号再生装置
JPH0686228A (ja) * 1992-08-31 1994-03-25 Sony Corp タイムベースコレクタ
JPH07326139A (ja) * 1994-06-01 1995-12-12 Pioneer Electron Corp 記録符号化ディジタル信号再生装置
US5627863A (en) * 1994-07-15 1997-05-06 Amati Communications Corporation Frame synchronization in multicarrier transmission systems
JP3744017B2 (ja) * 1995-02-09 2006-02-08 ヤマハ株式会社 画像デコーダ
US6259704B1 (en) * 1996-04-23 2001-07-10 Hitachi Denshi Kabushiki Kaisha Digital transmission network
JPH1013238A (ja) * 1996-06-27 1998-01-16 Nec Ic Microcomput Syst Ltd 復号化装置およびその復号方法
US6262777B1 (en) * 1996-11-15 2001-07-17 Futuretel, Inc. Method and apparatus for synchronizing edited audiovisual files
JP3104681B2 (ja) * 1998-06-10 2000-10-30 日本電気株式会社 オーディオ・ビデオ同期再生方法および装置
JP3555746B2 (ja) * 1998-12-24 2004-08-18 日本ビクター株式会社 情報圧縮装置
JP2000341160A (ja) * 1999-05-28 2000-12-08 Matsushita Electric Ind Co Ltd 自己診断モードを有する受信機

Also Published As

Publication number Publication date
US6950144B2 (en) 2005-09-27
KR100363174B1 (ko) 2002-12-05
US20020109786A1 (en) 2002-08-15

Similar Documents

Publication Publication Date Title
KR100363174B1 (ko) 비 정상 동기 신호를 처리하는 영상 표시 제어 장치 및 그방법
JP4079793B2 (ja) 表示方法、表示装置およびそれに利用可能なデータ書込回路
US6181300B1 (en) Display format conversion circuit with resynchronization of multiple display screens
JP2002062850A (ja) 液晶表示装置
US6812915B2 (en) Liquid crystal display device
JPH08278486A (ja) 表示制御装置及び方法及び表示装置
CN113132553B (zh) 一种新型源端同步显示方法及装置
JP2005086302A (ja) 液晶表示制御装置
US7834866B2 (en) Display panel driver and display panel driving method
CN116635929A (zh) 在多显示器系统上执行异步存储器时钟改变
US10854151B2 (en) Image processing device and image processing method
US20090225095A1 (en) Image processing circuit and electronic apparatus having the same circuit
JP6687361B2 (ja) 半導体装置、映像表示システムおよび映像信号の出力方法
JP2000206492A (ja) 液晶表示装置
US20080278465A1 (en) Dot clock generating circuit, semiconductor device, and dot clock generating method
JP6788996B2 (ja) 半導体装置、映像表示システムおよび映像信号出力方法
US10212316B2 (en) Video processing apparatus
JP2601125B2 (ja) 液晶パネル駆動装置
US20230386416A1 (en) Display device and display control method
KR100556384B1 (ko) 영상기기의 잔상 방지 장치 및 방법
US7006115B2 (en) Supporting variable line length in digital display timing controllers using data enable signal
CN106601160B (zh) 刷新率转化装置、方法及显示装置
JP2009122311A (ja) 画像処理システム、表示装置および画像処理方法
JPH0449781A (ja) テレビジョン画像表示装置
JP2000020009A (ja) クロック調整回路及びそれを用いた画像表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091029

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee