CN113132553B - 一种新型源端同步显示方法及装置 - Google Patents

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Abstract

本发明公开了一种新型源端同步显示方法及装置，涉及超高清显示技术领域，确保源端帧率和显示设备输出端帧率的严格一致或者周期同步，从而避免由于源端和显示设备输出端不同步引起的丢帧或者重复帧的情况出现。本发明的主要技术方案为：当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；监测从所述显示设备输出端输出VBO信号对应的输出帧率；判断所述输入帧率和所述输出帧率是否一致；若一致，则通过所述源端帧同步信号同步产生所述输出端帧同步信号；若不一致，则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。

Description

一种新型源端同步显示方法及装置
技术领域
本发明涉及超高清显示技术领域，尤其涉及一种新型源端同步显示方法及装置。
背景技术
超高清电视(UHDTV)即像素数目达3840×2160(4K×2K)或7680×4320(8K×4K)的电视，相比全高清电视(FHDTV)1920×1080(2K×1K)的像素数目，其像素数目提高了4倍或16倍，因此其图像表现非常清晰、细腻。
目前，在超高清显示屏的信号输出侧，也就相当于是信号输出端(简称sink端)，输出信号的帧率一般是固定的，比如：60或120赫兹。但是，在超高清显示屏的信号接收侧，相当于是信号输入的源端(简称source端)，输入信号的帧率可能是24、25或59.94赫兹等很多种情况，从而会出现超高清显示屏的信号接收侧与信号输出侧帧率不一致的情况，也就是source端和sink端帧率不一致的情况。另外，也会碰巧遇见source端和sink端帧率一致的情况。
然而，不管是出现上述哪种情况，由于source端和sink端的时钟域是不同的，输入和输出一定会存在误差，并且误差会累计，最终由于source端和sink端不同步引起的丢帧或者重复帧的情况出现。
发明内容
有鉴于此，本发明提供一种新型源端同步显示方法及装置，主要目的在于确保源端帧率和显示设备输出端帧率的严格一致或者周期同步，从而避免由于源端和显示设备输出端不同步引起的丢帧或者重复帧的情况出现。
为了解决上述问题，本发明主要提供如下技术方案：
一方面，本发明提供了一种视频分类问题的样本提取方法，该方法包括：
当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；
监测从所述显示设备输出端输出VBO信号对应的输出帧率；
判断所述输入帧率和所述输出帧率是否一致；
若一致，则通过所述源端帧同步信号同步产生所述输出端帧同步信号；
若不一致，则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。
可选的，所述通过所述源端帧同步信号同步产生所述输出端帧同步信号，包括：
在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
从所述VBO信号中解析出帧同步信号和有效显示数据选通信号；
在所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间，触发同步脉冲；
利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
可选的，在所述触发同步脉冲之前，所述方法还包括：
控制在第一预设时间区间内延迟所述同步脉冲，所述第一预设时间区间为所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间的时间内。
可选的，所述控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，包括：
在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
从所述VBO信号中解析出帧同步信号；
判断是否到达预设同步时间点；
若是，则触发同步脉冲；
利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
可选的，在所述判断是否到达预设同步时间点之前，所述方法还包括：
设定所述预设同步时间点。
可选的，所述设定所述预设同步时间点，包括：
获取所述源端的输入帧率和所述输出端的输出帧率；
计算所述输入帧率和所述输出帧率的比值；
通过解析所述比值，得到所述比值的前项和后项，所述前项与所述输入帧率对应，所述后项与所述输出帧率对应；
每间隔所述前项个帧同步信号，设定产生一次同步脉冲，所述产生一次同步脉冲的时间点被设定为预设同步时间点。
可选的，如果确定到达预设同步时间点，在触发同步脉冲之前，所述方法还包括：
从所述输出端输出的VBO信号中解析出有效显示数据选通信号；
在所述源端帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间，选定触发同步脉冲的时间区间。
可选的，在所述触发同步脉冲之前，所述方法还包括：
控制在第二预设时间区间内延迟所述同步脉冲，所述第二预设时间区间为所述源端帧帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间的时间内。
另一方面，本发明还提供了一种视频分类问题的样本提取装置，该装置包括：
获取单元，用于当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；
监测单元，用于监测从所述显示设备输出端输出VBO信号对应的输出帧率；
判断单元，用于判断所述获取单元获取到的输入帧率和所述监测单元监测到的输出帧率是否一致；
第一执行单元，用于若一致则通过所述源端帧同步信号同步产生所述输出端帧同步信号；
第二执行单元，用于若不一致则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。
可选的，所述第一执行单元包括：
写入模块，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块，用于从所述VBO信号中解析出帧同步信号和有效显示数据选通信号；
触发模块，用于在所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间，触发同步脉冲；
转换模块，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
可选的，所述第一执行单元还包括：
控制模块，用于在所述触发同步脉冲之前，控制在第一预设时间区间内延迟所述同步脉冲，所述第一预设时间区间为所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间的时间内。
可选的，所述第二执行单元包括：
写入模块，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块，用于从所述VBO信号中解析出帧同步信号；
判断模块，用于判断是否到达预设同步时间点；
触发模块，用于若是，则触发同步脉冲；
转换模块，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
可选的，所述第二执行单元还包括：
设定模块，用于在所述判断是否到达预设同步时间点之前，设定所述预设同步时间点。
可选的，所述设定模块包括：
获取子模块，用于获取所述源端的输入帧率和所述输出端的输出帧率；
计算子模块，用于计算所述输入帧率和所述输出帧率的比值；
解析子模块，用于通过解析所述比值，得到所述比值的前项和后项，所述前项与所述输入帧率对应，所述后项与所述输出帧率对应；
确定子模块，用于每间隔所述前项个帧同步信号，设定产生一次同步脉冲，所述产生一次同步脉冲的时间点被设定为预设同步时间点。
可选的，所述第二执行单元还包括：
所述解析模块，还用于如果确定到达预设同步时间点，在触发同步脉冲之前，从所述输出端输出的VBO信号中解析出有效显示数据选通信号；
选定模块，用于在所述源端帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间，选定触发同步脉冲的时间区间。
可选的，所述第二执行单元还包括：
控制模块，用于在所述触发同步脉冲之前，控制在第二预设时间区间内延迟所述同步脉冲，所述第二预设时间区间为所述源端帧帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间的时间内。
再一方面，本发明还提供一种电子设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的程序，所述处理器执行所述程序时，实现如上所述的新型源端同步显示方法。
又一方面，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述程序运行时实现如上所述的新型源端同步显示方法。
借由上述技术方案，本发明提供的技术方案至少具有下列优点：
本发明提供的一种新型源端同步显示方法及装置，在本发明中，对于源端帧率和显示设备输出端帧率一致的情况，通过源端帧同步信号同步产生输出端帧同步信号，以确保源端帧率和输出端帧率的严格一致。对于源端帧率和显示设备输出端帧率不一致的情况，通过控制源端帧同步信号与输出端帧同步信号的周期同步，也就是控制在每个周期内输入帧率和输出帧率比值是不变的，从而确保源端帧率和输出端帧率周期同步。相较于现有技术，解决了由于源端和输出端不同步引起的丢帧或者重复帧的情况出现的问题，本发明通过确保源端帧率和输出端帧率的严格一致或者周期同步，以消融源端和输出端存在的误差，从而避免了误差的累计，在探测到源端输入VBO信号并传递给显示设备输出端以输出VBO信号的过程中，也就避免出现丢帧或者重复帧的情况。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例提供的一种新型源端同步显示方法流程图；
图2为本发明实施例提供的另一种新型源端同步显示方法流程图；
图3为本发明实施例提供的控制源端同步的设计方案结构示意图；
图4为本发明实施例提供的针对source端和sink端帧率一致场景的信号传播示意图；
图5为本发明实施例提供的针对source端和sink端帧率不一致场景的信号传播示意图；
图6为本发明实施例提供的一种新型源端同步显示装置的组成框图；
图7为本发明实施例提供的另一种新型源端同步显示装置的组成框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
本发明实施例提供了一种新型源端同步显示方法，如图1所示，该方法是通过确保源端帧率和输出端帧率的严格一致或者周期同步，以消融源端和输出端存在的误差，从而避免了误差的累计，对此本发明实施例提供以下具体步骤：
101、当显示设备从源端接收到VBO信号之后，获取VBO信号对应的输入帧率。
其中，显示设备是指支持超高清显示的硬件设备，比如显示屏、等。
其中，VBO(V-By-One，简称VBO)是一种面向图像信息传输的数字接口标准技术。因该技术最大可以支持4.0Gbps高速信号传输，并且由于其特有的编码方式避免了接收端数据与时钟间的时滞问题，所以VBO技术广泛应用于超高清液晶电视领域，使得超薄超窄电视成为可能。
其中，帧率是指一秒钟刷新多少素图像，比如：输入帧率是24赫兹，每帧图像是3840×2160，则就相当于是一秒钟刷新了24次的帧图像(即一帧图像为3840×2160)。
在本发明实施例中，源端相当于是向显示设备输入VBO信号的一端，根据接收到的VBO信号，确定在显示设备的信号接收侧输入帧率是多少。
102、监测从显示设备输出端输出VBO信号对应的输出帧率。
其中，显示设备输出端是指显示设备的信号输出侧的一端。
在本发明实施例中，显示设备不断地从源端接收VBO信号并从输出端输出VBO信号，从而向用户呈现支持的超高清显示画面。
对于上述步骤101-102，现在，在超高清显示设备的信号输出侧，也就相当于是信号输出端(简称sink端)，输出信号的帧率一般是固定的，比如：60或120赫兹。但是，在超高清显示设备的信号接收侧，相当于是信号输入的源端(简称source端)，输入信号的帧率可能是24、25或59.94赫兹等很多种情况，从而会出现超高清显示设备的信号接收侧与信号输出侧帧率不一致的情况，也就是source端和sink端帧率不一致的情况。另外，也会碰巧遇见source端和sink端帧率一致的情况。
103、判断输入帧率和输出帧率是否一致。
在本发明实施例中，通过比较源端输入帧率和显示设备输出端的输出帧率是否一致，从而判断本次超高清显示场景是属于上述提及的哪种情况。
104a、若判断输入帧率和输出帧率是一致的，则通过源端帧同步信号同步产生输出端帧同步信号。
在本发明实施例中，如果确定源端输入帧率和显示设备输出端输出帧率是一致，由于屏幕菜单式调节方式(on-screen display，OSD)的存在，所以显示设备输出端要有单独的时钟域。
例如：在看电视时，显示屏也会显示HDMI/有信号/无信号，又或者，根据用户在OSD下调节操作而在显示屏上显示相应的菜单选项，此时显示屏输出的有效显示画面，并不是因源端接收到VBO信号而输出显示的有效画面，所以显示屏输出侧需要有单独的时钟域支持。
但是由于显示设备输出端需要单独的时钟域，那么就意味着输出的时钟不能依赖于输入的时钟，比如：在VBO信号没有进入显示设备时，相当于没有信号输入，但是由于OSD存在，在显示设备输出侧仍然需要确保输出图像，所以就需要单独的时钟域来维持。由于源端和显示设备输出端的时钟域不同，输入和输出一定会存在误差且误差也会累计。
在本发明实施例中，对于以上例举的导致输入和输出一定会存在误差且误差也会累计的情况，可以使用源端输入的时序去触发输出的时序，确保在显示设备信号接收侧进入一帧图像则同时在显示设备信号输出侧出去一帧图像，也就是确保进入一帧图像的时间和出去一帧图像的时间严格相等，以减少出现的累计误差。
104b、若判断输入帧率和输出帧率是不一致的，则控制源端帧同步信号与输出端帧同步信号的周期同步，该周期同步是指每个周期内输入帧率和输出帧率比值不变。
在本发明实施例中，如果确定源端输入帧率和显示设备输出端输出帧率是不一致的，比如：输入帧率是24赫兹，输出帧率是60赫兹。那么就控制源端帧同步信号与显示设备输出端帧同步信号的周期同步，也就相当于是周期性保持当源端输入24帧图像时输出端就输出60帧图像，从而保持在每个周期内输入帧率和输出帧率比值不变，以减少出现的累计误差。
例如：例举一个实例，比如source端输入帧率是24赫兹，sink端输出帧率是60赫兹，那么计算24和60的比值，为2：5，确保source端和sink端周期同步是指：确保在每个单位时间，source端输入2帧，相应的，sink端都会应该输出5帧。所以对于本发明实施例，是通过间接地控制每个周期内输入帧率和输出帧率比值不变，实现了在经历一个单位时间之后消除误差且避免下一个单位时间之后出现误差的累计。
本发明实施例提供的一种新型源端同步显示方法及装置，在本发明中，对于源端帧率和显示设备输出端帧率一致的情况，通过源端帧同步信号同步产生输出端帧同步信号，以确保源端帧率和输出端帧率的严格一致。对于源端帧率和显示设备输出端帧率不一致的情况，通过控制源端帧同步信号与输出端帧同步信号的周期同步，也就是控制在每个周期内输入帧率和输出帧率比值是不变的，从而确保源端帧率和输出端帧率周期同步。相较于现有技术，解决了由于源端和输出端不同步引起的丢帧或者重复帧的情况出现的问题，本发明实施例通过确保源端帧率和输出端帧率的严格一致或者周期同步，以消融源端和输出端存在的误差，从而避免了误差的累计，在探测到源端输入VBO信号并传递给显示设备输出端以输出VBO信号的过程中，也就避免出现丢帧或者重复帧的情况。
为了对上述实施例做出更加详细的说明，本发明实施例还提供了另一种新型源端同步显示方法，如图2所示，该方法是对确保源端帧率和输出端帧率的严格一致或者周期同步的具体实施过程，做出进一步地细化解释陈述，对此本发明实施例提供以下具体步骤：
201、当显示设备从源端接收到VBO信号之后，获取VBO信号对应的输入帧率。
202、监测从显示设备输出端输出VBO信号对应的输出帧率。
203、判断输入帧率和输出帧率是否一致。
在本发明实施例中，对于步骤201-203陈述，请参见步骤101-103，在此不再赘述。
需要说明的是，如图3所示控制源端同步的设计方案，在本发明实施例中可以设计方案的主体模块包括：VBO_RX(接收模块)，用于接收VBO信号；Source timing DET(源时序检测模块)，用于检测输入的VSYNC；DDR(内存)，用于支持源端写入VBO信号和支持输出端读取VBO信号；Sync PLUSE(Vsync同步脉冲产生模块)；Delay(延迟模块)；WDMA，用于写DDR控制器；RDMA，用于读DDR控制器；CDC(时钟域转换模块)，用于从源端时钟域转换到显示设备输出端时钟域；Sink timing gen(sink时序产生模块)；VBO TX(发送模块)，用于向显示设备输出端发送VBO信号。下面结合图2所示包含的主体模块，对确保源端帧率和输出端帧率的严格一致或者周期同步的具体实施过程进行详细解释说明，具体见下步骤204a-208a和步骤204b至209b。
在本发明实施例中，步骤204a-208a是针对source端和sink端帧率一致的场景，对确保源端帧率和输出端帧率的严格一致具体实施过程的详细说明：
204a、若判断输入帧率和输出帧率是一致的，在接收到从源端输入的VBO信号之后，将VBO信号写入内存。
在本发明实施例中，如果判断输入帧率和输出帧率是一致的，则确定是source端和sink端帧率一致的场景。结合图3，VBO_RX接收VBO信号并将VBO信号写入内存。
205a、从VBO信号中解析出帧同步信号和有效显示数据选通信号。
在本发明实施例中，结合图3，在VBO_RX接收VBO信号之后，Source timing DET检测VBO信号中的帧同步信号(SOURCE VSYNC)和有效显示数据选通信号(SOURCE DE)。
206a、在帧同步信号下降沿和有效显示数据选通信号上升沿之间，触发同步脉冲。
在本发明实施例中，结合图3，在利用Source timing DET检测到VBO信号中的帧同步信号(SOURCE VSYNC)和有效显示数据选通信号(SOURCE DE)之后，在帧同步信号下降沿，触发同步脉冲，以用于触发产生新的时序。但是为了防止时序不同步时产生VS毛刺或者DE毛刺，所以控制该同步脉冲延迟，且控制延迟时间在帧同步信号下降沿和有效显示数据选通信号上升沿之间的时间内。
具体的，如图4所示的针对source端和sink端帧率一致场景的信号传播示意图，是需要在SOURCE VSYNC的下降沿产生一个同步脉冲SOURCE SYNC PULSE，以用于触发产生新的时序。进一步的，为了防止时序不同步时产生VS毛刺或者DE毛刺，所以控制同步脉冲延迟DELAY SYNC PULSE，从而控制sink端产生新的时序的开始不要在VSYNC的边沿，也就避免如果在VSYNC边沿导致VSYNC会冒两个刺。
具体的，对于同步脉冲延迟，可以将延迟控制在source端帧同步信号下降沿和source端有效显示数据选通信号上升沿之间的时间区间内，该该延迟时间也是可控/可调节的，但是仍确保同步脉冲在SOURCE VSYNC的下降沿和SOURCE DE的上升沿之间产生。
需要说明的是，结合图4所示，在本发明实施例中是在到达source端有效显示数据选通信号(SOURCE DE)之前产生同步脉冲来触发新的时序，SOURCE DE是一个高电平有效信号，在DE高电平期间所对应的视频数据信号被认为是有效数据信号，所以对本发明实施例中是未到达SOURCE DE上升沿之前，也就是在消隐区间，就对source端输入信号强制清零，重新起始计数接收到的VBO信号，从而确保在显示设备信号接收侧进入一帧图像则同时在显示设备信号输出侧出去一帧图像，也就是确保source端进入一帧图像的时间和sink端出去一帧图像的时间严格相等，以减少出现的累计误差。
207a、利用同步脉冲触发产生新时序，控制由源端时钟域转换到输出端时钟域。
在本发明实施例中当利用同步脉冲触发产生新时序时，结合图3，触发CDC(时钟域转换模块)从source时钟域转换到sink时钟域。再利用Sink timing gen探测到sink端时序产生。
208a、在输出端时钟域下，控制从内存中读取VBO信号并将VBO信号发送到输出端。
在本发明实施例中，在利用Sink timing gen探测到sink端时序产生之后，在sink端的时序下，根据图3中的RDMA控制从DDR不断地读VBO信号，并利用VBO TX将VBO信号输出。
需要说明的是，对于以上204a-208a，是针对source端和sink端帧率一致的场景，所以通过source端帧同步信号同步产生sink端帧同步信号，以确保source端进入一帧图像的时间和sink端出去一帧图像的时间严格相等，以减少出现的累计误差。
下面，在本发明实施例中，步骤204b-208b是针对source端和sink端帧率不一致的场景，对确保源端帧率和输出端帧率的周期同步的具体实施过程的详细说明：
204b、若判断输入帧率和输出帧率是不一致的，则在接收到从源端输入的VBO信号之后，将VBO信号写入内存。
在本发明实施例中，如果判断输入帧率和输出帧率是不一致的，则确定是source端和sink端帧率不一致的场景。结合图3，VBO_RX接收VBO信号并利用WDMA控制将VBO信号写入内存。
205b、从VBO信号中解析出帧同步信号。
在本发明实施例中，结合图3，在VBO_RX接收VBO信号之后，Source timing DET检测VBO信号中的帧同步信号(SOURCE VSYNC)。
206b、判断是否到达预设同步时间点。
在本发明实施例中，需要说明的是，由于本场景是输入帧率和输出帧率是不一致的场景，所以上述步骤204a-208a指出存在的OSD对本场景的影响可以是忽略不计的，所以在本场景中，仅是控制source端和sink端帧率周期同步就可以到达减少误差和误差累计的效果。
首先，是设定预设同步时间，该预设同步时间是确定触发同步脉冲的时间点，该同步脉冲的作用是周期性的触发产生一个新时序，以用于确保控制source端和sink端帧率周期同步。具体的，对于设定预设同步时间点的具体陈述可以如下：
获取源端的输入帧率和输出端的输出帧率，计算输入帧率和输出帧率的比值，通过解析比值，得到比值的前项和后项，前项与输入帧率对应，后项与输出帧率对应，每间隔前项个帧同步信号，设定产生一次同步脉冲，该产生一次同步脉冲的时间点被设定为预设同步时间点。
例举一个实例，比如source端输入帧率是24赫兹，sink端输出帧率是60赫兹，那么计算24和60的比值，为2：5，也就是表明在一个单位时间内，source端输入2帧，相应的，sink端会输出5帧，那么为了确保在经历一个单位时间之后消除误差且避免下一个单位时间之后出现误差的累计，那么就需要严格要求source端和sink端周期同步，也就是确保在每个单位时间内都是source端输入2帧的同时sink端输出5帧。
对于上述的例举，分析可知，在一个单位时间结束就需要控制一次同步，对于上述的例举，也就是在source端输入2个SOURCE VSYNC之后，确定为预设同步时间点，以进一步地确定在输入2个SOURCE VSYNC之后需要触发产生同步脉冲。
207b、若判断到达预设同步时间点，则触发同步脉冲。
在本发明实施例中，结合图3，在利用Source timing DET检测到VBO信号中的帧同步信号(SOURCE VSYNC)之后，在帧同步信号下降沿，触发同步脉冲，以用于触发产生新的时序。但是为了防止时序不同步时产生VS毛刺或者DE毛刺，所以控制该同步脉冲延迟，且控制延迟时间在source端帧同步信号下降沿和sink端有效显示数据选通信号上升沿之间的时间内。
具体的，如图5所示的针对source端和sink端帧率不一致场景的信号传播示意图，是需要在SOURCE VSYNC的下降沿产生一个同步脉冲SOURCE SYNC PULSE，以用于触发产生新的时序。进一步的，为了防止时序不同步时产生VS毛刺或者DE毛刺，所以控制同步脉冲延迟DELAY SYNC PULSE，从而控制sink端产生新的时序的开始不要在VSYNC的边沿，也就避免如果在VSYNC边沿导致VSYNC会冒两个刺。
具体的，对于同步脉冲延迟，可以将延迟控制在source端帧同步信号下降沿和sink端有效显示数据选通信号上升沿之间的时间区间内，该延迟时间也是可控/可调节的，但是仍确保同步脉冲在SOURCE VSYNC的下降沿和SINK DE的上升沿之间产生。
需要说明的是，结合图5所示，在本发明实施例中是在到达sink端有效显示数据选通信号(SOURCE DE)之前产生同步脉冲来触发新的时序，SOURCE DE是一个高电平有效信号，在DE高电平期间所对应的视频数据信号被认为是有效数据信号，所以对本发明实施例中是未到达SINK DE上升沿之前，也就是在消隐区间，就对一个单位时间之后(即：上述例举的source端输入2帧，相应的，sink端会输出5帧)，如果存在误差就将误差强制清零，避免多个单位时间后误差累计，从而确保source端帧率和sink端帧率的周期同步。
208b、利用同步脉冲触发产生新时序，控制由源端时钟域转换到输出端时钟域。
在本发明实施例中当利用同步脉冲触发产生新时序时，结合图3，触发CDC(时钟域转换模块)从source时钟域转换到sink时钟域。再利用Sink timing gen探测到sink端时序产生。
209b、在输出端时钟域下，控制从内存中读取VBO信号并将VBO信号发送到输出端。
在本发明实施例中，在利用Sink timing gen探测到sink端时序产生之后，在sink端的时序下，根据图3中的RDMA控制从DDR不断地读VBO信号，并利用VBO TX将VBO信号输出。
需要说明的是，对于以上204b-208b，是针对source端和sink端帧率不一致的场景，以控制源端帧同步信号与输出端帧同步信号的周期同步，从确保在每间隔单位时间之后消除source端输入和sink端输出的误差，并进一步避免误差累计。
进一步的，作为对上述图1、图2所示方法的实现，本发明实施例提供了一种新型源端同步显示装置。该装置实施例与前述方法实施例对应，为便于阅读，本装置实施例不再对前述方法实施例中的细节内容进行逐一赘述，但应当明确，本实施例中的装置能够对应实现前述方法实施例中的全部内容。该装置应用于确保源端帧率和显示设备输出端帧率的严格一致或者周期同步，具体如图6所示，该装置包括：
获取单元31，用于当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；
监测单元32，用于监测从所述显示设备输出端输出VBO信号对应的输出帧率；
判断单元33，用于判断所述获取单元31获取到的输入帧率和所述监测单元32监测到的输出帧率是否一致；
第一执行单元34，用于若一致则通过所述源端帧同步信号同步产生所述输出端帧同步信号；
第二执行单元35，用于若不一致则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。
如图7所示，所述第一执行单元34包括：
写入模块341，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块342，用于从所述VBO信号中解析出帧同步信号和有效显示数据选通信号；
触发模块343，用于在所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间，触发同步脉冲；
转换模块344，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块345，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
如图7所示，所述第一执行单元34还包括：
控制模块346，用于在所述触发同步脉冲之前，控制在第一预设时间区间内延迟所述同步脉冲，所述第一预设时间区间为所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间的时间内。
如图7所示，所述第二执行单元35包括：
写入模块351，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块352，用于从所述VBO信号中解析出帧同步信号；
判断模块353，用于判断是否到达预设同步时间点；
触发模块354，用于若是，则触发同步脉冲；
转换模块355，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块356，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
如图7所示，所述第二执行单元35还包括：
设定模块357，用于在所述判断是否到达预设同步时间点之前，设定所述预设同步时间点。
如图7所示，所述设定模块357包括：
获取子模块3571，用于获取所述源端的输入帧率和所述输出端的输出帧率；
计算子模块3572，用于计算所述输入帧率和所述输出帧率的比值；
解析子模块3573，用于通过解析所述比值，得到所述比值的前项和后项，所述前项与所述输入帧率对应，所述后项与所述输出帧率对应；
确定子模块3574，用于每间隔所述前项个帧同步信号，设定产生一次同步脉冲，所述产生一次同步脉冲的时间点被设定为预设同步时间点。
如图7所示，所述第二执行单元35还包括：
所述解析模块352，还用于如果确定到达预设同步时间点，在触发同步脉冲之前，从所述输出端输出的VBO信号中解析出有效显示数据选通信号；
选定模块358，用于在所述源端帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间，选定触发同步脉冲的时间区间。
如图7所示，所述第二执行单元35还包括：
控制模块359，用于在所述触发同步脉冲之前，控制在第二预设时间区间内延迟所述同步脉冲，所述第二预设时间区间为所述源端帧帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间的时间内。
综上所述，本发明实施例提供的一种新型源端同步显示方法及装置，在本发明实施例中，对于源端帧率和显示设备输出端帧率一致的情况，通过源端帧同步信号同步产生输出端帧同步信号，以确保源端帧率和输出端帧率的严格一致。对于源端帧率和显示设备输出端帧率不一致的情况，通过控制源端帧同步信号与输出端帧同步信号的周期同步，也就是控制在每个周期内输入帧率和输出帧率比值是不变的，从而确保源端帧率和输出端帧率周期同步。相较于现有技术，解决了由于源端和输出端不同步引起的丢帧或者重复帧的情况出现的问题，本发明实施例通过确保源端帧率和输出端帧率的严格一致或者周期同步，以消融源端和输出端存在的误差，从而避免了误差的累计，在探测到源端输入VBO信号并传递给显示设备输出端以输出VBO信号的过程中，也就避免出现丢帧或者重复帧的情况。
本发明实施例还提供了一种电子设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的程序，所述处理器执行所述程序时，实现如上所述的新型源端同步显示方法。
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，所述程序运行时实现如上所述的新型源端同步显示方法。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。存储器是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(traHsitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (18)

1.一种新型源端同步显示方法，其特征在于，所述方法包括：
当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；
监测从所述显示设备输出端输出VBO信号对应的输出帧率；
判断所述输入帧率和所述输出帧率是否一致；
若一致，则通过所述源端帧同步信号同步产生所述输出端帧同步信号，包括：使用所述源端输入的时序去触发输出的时序，确保在所述显示设备信号接收侧进入一帧图像的同时在所述显示设备信号输出侧出去一帧图像；
若不一致，则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。
2.根据权利要求1所述的方法，其特征在于，所述通过所述源端帧同步信号同步产生所述输出端帧同步信号，包括：
在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
从所述VBO信号中解析出帧同步信号和有效显示数据选通信号；
在所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间，触发同步脉冲；
利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
3.根据权利要求2所述的方法，其特征在于，在所述触发同步脉冲之前，所述方法还包括：
控制在第一预设时间区间内延迟所述同步脉冲，所述第一预设时间区间为所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间的时间内。
4.根据权利要求1所述的方法，其特征在于，所述控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，包括：
在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
从所述VBO信号中解析出帧同步信号；
判断是否到达预设同步时间点；
若是，则触发同步脉冲；
利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
5.根据权利要求4所述的方法，其特征在于，在所述判断是否到达预设同步时间点之前，所述方法还包括：
设定所述预设同步时间点。
6.根据权利要求5所述的方法，其特征在于，所述设定所述预设同步时间点，包括：
获取所述源端的输入帧率和所述输出端的输出帧率；
计算所述输入帧率和所述输出帧率的比值；
通过解析所述比值，得到所述比值的前项和后项，所述前项与所述输入帧率对应，所述后项与所述输出帧率对应；
每间隔所述前项个帧同步信号，设定产生一次同步脉冲，所述产生一次同步脉冲的时间点被设定为预设同步时间点。
7.根据权利要求4所述的方法，其特征在于，如果确定到达预设同步时间点，在触发同步脉冲之前，所述方法还包括：
从所述输出端输出的VBO信号中解析出有效显示数据选通信号；
在所述源端帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间，选定触发同步脉冲的时间区间。
8.根据权利要求7所述的方法，其特征在于，在所述触发同步脉冲之前，所述方法还包括：
控制在第二预设时间区间内延迟所述同步脉冲，所述第二预设时间区间为所述源端帧帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间的时间内。
9.一种新型源端同步显示装置，其特征在于，所述装置包括：
获取单元，用于当显示设备从源端接收到VBO信号之后，获取所述VBO信号对应的输入帧率；
监测单元，用于监测从所述显示设备输出端输出VBO信号对应的输出帧率；
判断单元，用于判断所述获取单元获取到的输入帧率和所述监测单元监测到的输出帧率是否一致；
第一执行单元，用于若一致则通过所述源端帧同步信号同步产生所述输出端帧同步信号，包括：使用所述源端输入的时序去触发输出的时序，确保在所述显示设备信号接收侧进入一帧图像的同时在所述显示设备信号输出侧出去一帧图像；
第二执行单元，用于若不一致则控制所述源端帧同步信号与所述输出端帧同步信号的周期同步，所述周期同步是指每个周期内所述输入帧率和所述输出帧率比值不变。
10.根据权利要求9所述的装置，其特征在于，所述第一执行单元包括：
写入模块，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块，用于从所述VBO信号中解析出帧同步信号和有效显示数据选通信号；
触发模块，用于在所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间，触发同步脉冲；
转换模块，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
11.根据权利要求10所述的装置，其特征在于，所述第一执行单元还包括：
控制模块，用于在所述触发同步脉冲之前，控制在第一预设时间区间内延迟所述同步脉冲，所述第一预设时间区间为所述帧同步信号下降沿和所述有效显示数据选通信号上升沿之间的时间内。
12.根据权利要求9所述的装置，其特征在于，所述第二执行单元包括：
写入模块，用于在接收到从所述源端输入的VBO信号之后，将所述VBO信号写入内存；
解析模块，用于从所述VBO信号中解析出帧同步信号；
判断模块，用于判断是否到达预设同步时间点；
触发模块，用于若是，则触发同步脉冲；
转换模块，用于利用所述同步脉冲触发产生新时序，控制由所述源端时钟域转换到所述输出端时钟域；
读取模块，用于在所述输出端时钟域下，控制从所述内存中读取所述VBO信号并将所述VBO信号发送到所述输出端。
13.根据权利要求12所述的装置，其特征在于，所述第二执行单元还包括：
设定模块，用于在所述判断是否到达预设同步时间点之前，设定所述预设同步时间点。
14.根据权利要求13所述的装置，其特征在于，所述设定模块包括：
获取子模块，用于获取所述源端的输入帧率和所述输出端的输出帧率；
计算子模块，用于计算所述输入帧率和所述输出帧率的比值；
解析子模块，用于通过解析所述比值，得到所述比值的前项和后项，所述前项与所述输入帧率对应，所述后项与所述输出帧率对应；
确定子模块，用于每间隔所述前项个帧同步信号，设定产生一次同步脉冲，所述产生一次同步脉冲的时间点被设定为预设同步时间点。
15.根据权利要求12所述的装置，其特征在于，所述第二执行单元还包括：
所述解析模块，还用于如果确定到达预设同步时间点，在触发同步脉冲之前，从所述输出端输出的VBO信号中解析出有效显示数据选通信号；
选定模块，用于在所述源端帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间，选定触发同步脉冲的时间区间。
16.根据权利要求15所述的装置，其特征在于，所述第二执行单元还包括：
控制模块，用于在所述触发同步脉冲之前，控制在第二预设时间区间内延迟所述同步脉冲，所述第二预设时间区间为所述源端帧帧同步信号下降沿和所述输出端有效显示数据选通信号上升沿之间的时间内。
17.一种电子设备，其特征在于，包括：存储器、处理器及存储在存储器上并可在处理器上运行的程序，所述处理器执行所述程序时，实现如权利要求1-8中任一所述的新型源端同步显示方法。
18.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述程序运行时实现如权利要求1-8中任一所述的新型源端同步显示方法。
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