KR20020066977A - 박막 트랜지스터 액정 표시장치 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 액정 표시장치에 관한 것으로, 그 구성은 제1 기판과 제2 기판, 액정층, 상부 전극, 하부 전극 및 복수개의 편광기를 포함한다.
상기 제1 기판과 제2 기판사이에는 에워쌓인 공간이 형성된다. 상기 액정층은 상기 에워쌓인 공간내에 충진된다. 상기 상부 전극은 제1 기판의 내부면상에 형성된다. 상기 하부 전극은 협소 전극과 상기 협소 전극이외에 화소 전극을 갖는 제2 기판의 내부면상에 형성된다. 상기 내부 전극은 박막 트랜지스터의 드레인/소스에 결합되고, 상기 화소 전극의 일부는 상기 박막 트랜지스터의 드레인/소스에 중첩되나 상기 박막 트랜지스터의 드레인/소스에 대하여 절연된다. 상기 편광기는 제1 기판과 제2 기판의 외부면상에 각각 형성된다.
본 발명에 따르면, 전기용량성 커플링에 의해 전압을 발생시켜 다중 도메인을 형성함으로써 구동을 위한 칩수가 줄고, TFT 어레이의 디자인도 단순화될 뿐만 아니라 상부 전극의 구조를 개질할 필요도 없으므로 제조공정이 간단하게 된다. 또한 칼라 필터상에 슬릿 혹은 돌출부를 생성하기 위한 추가 공정을 필요로 하지 않으며, 부가하여 상부 기판과 저부 기판사이에 높은 정렬 정확도를 필요로 하지 않는 잇점을 갖는다.

Description

박막 트랜지스터 액정 표시장치{THIN FILM TRANSISTOR LIQUID CRYSTAL DISPLAY}
본 발명은 일반적으로는 박막 트랜지스터 액정 표시장치(이하, 'TFT-LCD'라 한다)에 관한 것이다. 보다 상세하게는 본 발명은 전기용량성 커플링(capacitive coupling)에 의해 전압을 발생시켜 다중 도메인을 형성한 박막 트랜지스터 액정 표시장치에 관한 것이다.
액정 표시장치(LCD)가 노트북과 모니터에 적용되면서 LCD에 대한 시장이 점차적으로 확장되고 있다. 대형, 고해상도 LCD 패널이 데스크탑 모니터에 사용될 때에는, 넓은 조사각과 빠른 반응 시간이 요구되게 된다.
VA(수직으로 정렬된) LDC를 위하여, 액정 분자의 도메인을 제어하여 LCD에 대하여 보다 넓은 조사각을 얻는 것은 중요한 기술이다. 대다수의 통상 LCD는 LCD 패널과 편광기가 그 외부면상에 부착된 90°트위스트 네마틱 타입(TN) LCD이다. 상술한 통상의 LCD는 가시각이 좁고(수평으로는 약±40° 그리고 수직으로는 ±30 °), 반응 시간은 느리며(약50ms), 그리고 칼라 분산이 심하다는 단점을 갖는다. 따라서, 통상의 기술에 의해 우수한 LCD 패널을 얻기는 어렵다. 더욱이, 제조도중 마찰로 인해 전기적 방전과 오염을 야기시킬 것이다.
넓은 조사각을 갖는 LCD 패널 제조를 위하여, 종래 기술은 다수의 VA LCD 구조를 개발시켜 왔다. 예를 들어, 도 1은 삼성전자에 의해 개발된 패턴화된 VA(PVA) 타입 LCD를 도시한 도면이다. 도 1에 있어서, 상부 전극 10과 하부 전극 12상에 슬릿 14가 존재함으로써 슬릿 14 주위에 수평 전기장을 형성하게 된다. 도 1내에서 곡선은 전기장에 수직인 전기적 포텐셜 라인을 나타낸다. 따라서, 액정 분자의 기판에 수직 배치 방향이 수평 전기장에 의해 회전됨에 의해 다른 도메인내에서 다른 배치 방향을 형성하게 되는 것이다.
부가하여, Fujitsu사는 다중 도메인 수직 정렬(MVA)을 갖는 LCD구조를 제공하며, 이는 액정 분자에 대하여 미리 경사진 각도를 제공하도록 상부 전극상에 돌출부를 형성함으로써 액정 분자가 다른 도메인내에서 다른 배치 방향을 형성하도록 한 것이다.
이같은 종래기술들은 넓은 조사각을 갖는 LCD는 제공할 수 있지만, 칼라 필터상에 슬릿 혹은 돌출부를 형성해야 하는 추가 공정을 요한다. 더욱이, 상부 기판과 저부 기판사이에 높은 정렬 정확도가 요구되며, 따라서 제조 공정이 보다 복잡하게 된다.
이에 본 발명의 목적은 하부 전극간 전압차에 의해 다중 도메인을 형성시킨 TFT-LCD를 제공하려는 것으로, 이는 전기용량성 커플링에 의해 발생한 전압차로 인해 도메인을 제어하게 된다. 부가하여, 상기 전압차는 추가 데이터 라인을 부가함없이 저부전극사이에서 생성되게 된다. 따라서, 구동을 위한 칩수가 줄고, TFT 어레이의 설계도 단순화된다. 더욱이, 본 발명은 상부 전극의 구조를 개질할 필요도 없다. 삼성전자에 의해 제공된 패턴화된 VA 타입 LCD와 Fujitsu사에 의해 제공된 다중 도메인 수직 정렬된 타입의 LCD와 비교해보면, 본 발명에 따른 제조공정은 간단하다.
상술한 목적을 달성하기 위하여, 본 발명의 하부 전극은 최소 2개의 전극, 협소 전극(narrow electrode)과 화소 전극(pixel electrode)으로 분할된다. 상기 화소 전극은 나아가 보다 많은 수의 화소 전극으로 분할될 수 있다. 부가하여, 상기 협소 전극은 박막 트랜지스터의 드레인/소스에 결합되며, 상기 화소 전극의 일부는 상기 박막 트랜지스터의 드레인/소스상에 중첩되나 박막 트랜지스터에 대하여 절연된다. 따라서, 전기용량성 커플링이 생성되어 화소 전극의 전압보다 협소 전극의 전압을 높게 한다. 그러므로 수평적 전기장이 상기 협소 전극과 화소 전극간에 형성되어 화소내에 복수개의 도메인을 생성하게 된다. 본 발명은 칼라 필터상에 슬릿 혹은 돌출부를 생성하기 위한 추가 공정을 필요로 하지 않는다. 부가하여, 본 발명은 상부 기판과 저부 기판사이에 높은 정렬 정확도를 필요로 하지 않는다.
도 1은 종래의 PVA 타입 LCD의 포텐셜 분포를 도시한 도면이다.
도 2a는 본 발명의 일 실시에 의한 레이아웃을 도시한 도면이다.
도 2b는 본 발명의 또다른 실시에 의한 레이아웃을 도시한 도면이다.
도 2c는 도 2a의 단면도이다.
도 3은 본 발명에 의한 LCD와 통상의 PVA 타입 LCD의 반응 시간을 대비한 그래프이다.
도 4a는 본 발명의 실시에 의한 TFT-LCD의 구조를 도시한 도면이다.
도 4b는 본 발명의 실시에 의한 TFT-LCD의 포텐셜 분포를 도시한 도면이다.
*도면의 주요한 부위에 대한 간단한 설명*
20,21... 갭 22,23,54... 화소 전극 24,25,52... 협소 전극
26,27... 컨택홀 28,29... 드레인 30,42... 상부전극
32... 유전층 34,60... 액정층 40,50... 기판
70... 편광기
도 2a 및 도 2b는 본 발명에 의한 화소의 구조를 도시한 도면이다. 도 2a와 도 2b에서, 2개 및 4개의 도메인을 포함하는 2개의 실시예가 있다.
우선, 도 2a에 있어서, 본 실시예의 하부 전극은 갭 20에 의해 화소 전극 22과 협소 전극 24로 3분할된다. 상기 화소 전극 22는 전기-플로팅(electro-floating; 전원에 접속되지 않음)이며, 상기 협소 전극 24는 컨택홀 26을 통하여 드레인 28에 접속된다. 도 2b에 있어서, 본 실시예의 하부 전극은 갭 21에 의해 화소 전극 23과 협소 전극 25로 5분할된다. 그중 4개의 화소 전극 23은 전기-플로팅이며, 상기 협소 전극 25는 컨택홀 27을 통하여 드레인 29에 접속된다.
도 2c는 도 2a의 단면도로서, 이는 전기용량성 커플링에 의해 전압차를 생성시킨 TFT-LCD 셀의 구조를 도시하고 있다.
칼라 필터를 갖는 상부 전극 30의 전압 수준은 V2이며, 플로팅 화소 전극 22의 전압 수준은 Vf라 한다. 하부 전극중 협소 전극 24는 전압이 V1인 TFT의 드레인 28에 접속된다. 부가하여, C1은 화소 전극 22와 제1 유전층 32(예를 들어, SiNx)간 커패시턴스이며, d1은 제1 유전층 32의 두께이며, A1은 제1 유전층 32와 화소 전극 22사이에 중첩영역이며, ε1은 제1 유전층 32의 유전상수이다. 제2 유전층 34는 액정층이다. C2는 화소 전극 22와 액정층 34간 커패시턴스이며, d2는 액정층 34의 두께이고, A2는 액정층 34과 화소 전극 22간 중첩영역이며, ε2는 액정층 34의 유전상수이다.
따라서, 화소 전극 22의 전압을 구하는 식 1은 다음과 같다:
Vf= (C1V1+ C2V2)/(C1+C2)
도 3은 본 발명에 따른 LCD과 통상 PVA 타입 LCD의 반응시간을 시뮬레이션화한 그래프이다. 도 3에 있어서, 영역 A는 통상 PVA 타입 PCD의 반응 시간을 나타내며, 영역 B는 본 발명에 의한 LCD의 반응 시간을 나타낸다. 기호 '▲'는 상부 전극의 전압이 0이고 화소 전극의 전압은 3V일때의 반응시간을 나타낸다. 기호 '■'는 상부 전극의 전압이 0이고 화소 전극의 전압이 4V일 때의 반응 시간을 나타낸다. 기호 '◆'는 상부 전극의 전압은 0이고 화소 전극의 전압은 5V일 때의 반응 시간을 나타낸다. 본 발명의 반응 시간은 협소 전극의 전압이 화소 전극보다 대략 10% 높을 때 명백하게 저감되며, 이는 종래기술보다 우수한 것이다.
상술한 조건을 하기식 2로 나타낼 수 있다:
Vf- V2< 0.9(V1-V2)
상기 식 1과 2에 따르면, 하기식 3을 얻을 수 있다:
C1/C2< 9
한편, 커패시턴스의 방정식 C=εA/d를 대입하면, 하기식 4를 얻을 수 있다:
ε1A1d2/ε2A2d1< 9
따라서 식 4의 조건을 만조한다면, 화소 전극 22과 협소 전극 24간 전압차는 PVA 타입 LCD에서보다 단축된 반응 시간을 얻기에 충분하게 된다.
도 4a는 본 발명의 실시예에 따른 TFT-LCD의 구조를 도시한 도면이다. 본 발명의 실시에 따른 TFT-LCD는 상부 기판 40, 저부 기판 50, 액정층 60, 상부 전극 42, 하부 전극 52 및 편광기 70을 포함하여 이루어진다.
상부 기판 40과 저부 기판 50사이에 에워싸인 공간이 형성된다. 상기 에워쌓인 공간내에는 액정층 60이 충진된다. 상부 전극 42는 상부 기판 40의 내부면상에 형성된다. 하부 전극은 저부 기판 50의 내부면상에 형성된다. 상기 저부 기판은 협소 전극 52와 상기 협소 전극 52이외에 최소 하나이상의 화소 전극 54를 포함하여 이루어진다.
도 4b는 본 발명의 실시예에 따른 TFT-LCD의 포텐셜 분포를 도시한 도면이다. 본 실시예에 따르면, 상부 전극 42는 포장 전극이며 그라운드에 접속되며, 하부 전극은 2개의 화소 전극 54와 1개의 협소 전극 52로 분할된다. 상기 협소 전극 52의 전압은 화소 전극 54보다 5∼200% 크다. 부가하여, 협소 전극 52는 박막 트랜지스터의 드레인/소스에 결합되며 화소 전극 54의 일부는 박막 트랜지스터의 드레인/소스에 중첩되나 박막 트랜지스터의 드레인/소스에 대하여 절연된다. 복수개의 편광기가 상부 기판 40과 저부 기판 50의 외부면상에 각각 형성된다.
도 4b에 있어서, 협소 전극 52와 화소 전극 54사이에 수평적 전기장이 형성되며, 도 4b내 곡선은 전기적 포텐셜 라인을 나타낸다. 본 발명의 전기장 방향은 통상의 PVA 타입 LCD와 유사하므로, 액정 분자의 도파기는 통상의 PVA 타입 LCD와 유사하다. 그러나, 본 발명은 상부 전극상에 추가 슬릿을 형성할 필요는 없다.
본 발명에 있어서, 하부 전극은 최소 2개의 화소 전극 54와 1개의 협소 전극 52로 분할된다. 협소 전극의 형태에는 제한없으며, 따라서 협소 전극의 형상은 직선 혹은 곡선일 수 있다. 상기 화소 전극의 갯수, 형상 및 크기 또한 제한없으며, 홀수 혹은 짝수일 수 있다. 각 도메인의 크기는 디자인에 따라 좌우되며, 갭의 크기는 충분한 수평 전기장을 생성하도록 디자인된다. 나아가 본 발명에 따른 액정층은 음(-) 타입 액정층이다.
본 발명의 구조는 다른 적용처에 따라 나아가 보상 플레이크(compensative flake), 칼라 필터 및 반사기를 포함할 수 있다. 부가하여, 본 발명의 구조는 나아가 TFT 및 주변 회로를 포함한다.
본 발명의 바람직한 실시예는 예시할 목적으로 기술된 것이다. 상술한 사상 범위내에서 명백한 개질 혹은 변경이 가능하다. 상기 실시예는 본 발명의 원리 및 실질적인 적용을 최상으로 예시할 수 있도록 선택된 것이며, 따라서 이 기술분야에서 숙련된 자라면 본 발명을 다수의 실시 및 변경할 수 있다. 모든 이같은 개질 및 변경은 첨부된 청구범위에 의해 결정된 본 발명의 사상내에 있다.
본 발명에 따르면, 전기용량성 커플링에 의해 전압을 발생시켜 다중 도메인을 형성함으로써 구동을 위한 칩수가 줄고, TFT 어레이의 디자인도 단순화될 뿐만 아니라 상부 전극의 구조를 개질할 필요도 없으므로 제조공정이 간단하게 된다. 또한 칼라 필터상에 슬릿 혹은 돌출부를 생성하기 위한 추가 공정을 필요로 하지 않으며, 부가하여 상부 기판과 저부 기판사이에 높은 정렬 정확도를 필요로 하지 않는 잇점을 갖는다.

Claims (6)

  1. 그 사이에 에워쌓인 공간이 형성된 제1 기판과 제2 기판;
    상기 에워쌓인 공간내에 충진된 액정층;
    상기 제1 기판의 내부면상에 형성된 상부 전극;
    상기 제2 기판의 내부면상에 형성된 하부 전극; 및 상기 제1 기판과 제2 기판의 외부면상에 각각 형성된 복수개의 편광기;를 포함하여 이루어지며,
    여기서 상기 제2 기판은 협소 전극과 상기 협소 전극이외에 화소 전극을 갖고, 여기서 상기 협소 전극은 박막 트랜지스터의 드레인/소스에 결합되며, 상기 화소 전극의 일부는 상기 박막 트랜지스터의 드레인/소스상에 중첩되나, 상기 박막 트랜지스터의 드레인/소스에 대하여 절연되는 것을 특징으로 하는 박막 트랜지스터 액정 표시장치
  2. 제1항에 있어서, 상기 액정층은 음(-) 타입 액정층인 것을 특징으로 하는 박막 트랜지스터 액정 표시장치
  3. 제1항에 있어서, 상기 협소 전극의 전압 수준은 화소 전극의 전압보다 5∼200% 큰 것을 특징으로 하는 박막 트랜지스터 액정 표시장치
  4. 제1항에 있어서, 상기 협소 전극은 박막 트랜지스터의 드레인과 결합되는 것을 특징으로 하는 박막 트래지스터 액정 표시장치
  5. 제1항에 있어서, 상기 화소 전극은 전기-플로팅(electro-floating)하는 것을 특징으로 하는 박막 트랜지스터 액정 표시장치
  6. 제1항에 있어서, 상기 화소 전극의 전압 수준은 전기용량적 커플링(capacitive coupling)에 의해 발생되는 것을 특징으로 하는 박막 트랜지스터 액정 표시장치
KR1020020006955A 2001-02-14 2002-02-07 박막 트랜지스터 액정 표시장치 KR20020066977A (ko)

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