KR20090017228A - 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시패널 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 패널에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 박막 트랜지스터와 전기적으로 연결된 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제1 화소 전극부, 상기 제1 화소 전극부와 용량성 결합을 이루고 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제2 화소 전극부, 상기 제1 및 제2 화소 전극부와 함께 각각 제1 및 제2 스토리지 캐패시터를 형성하는 제1 및 제2 스토리지 전극을 포함하며, 상기 제1 화소 전극부의 전극 라인의 폭은 상기 제2 화소 전극부의 전극 라인의 폭보다 작으며, 상기 제1 화소 전극부의 전극 라인 간의 간격은 상기 제2 화소 전극부의 전극 라인 간의 간격보다 작게 형성된다.
본 발명의 박막 트랜지스터 어레이 기판은 S-PVA 구조를 채용하여 우수한 시인성을 가지면서도 사용되는 소자의 수를 최소화하여 개구율이 향상되고, 제조 공정이 단순하며, 제조 원가가 절감된다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 패널에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다. 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 시야각 한계점을 극복하기 위하여 광시야각 기술로 발전하고 있다.
액정 표시 장치의 대표적인 광시야각을 구현하기 위한 액정 모드로는 도메인 형성 방법에 따라 MVA(Multi-domain VA; 이하 MVA) 모드, PVA(Patterned-ITO VA; 이하 PVA) 모드, S-PVA(S-Patterned-ITO VA; 이하 S-PVA) 모드 및 전면 마이크로 슬릿(microslit) VA 모드로 구분된다. VA 모드는 음의 유전율 이방성을 갖는 액정 분자들이 수직으로 배향되고 전계 방향에 수직하게 구동되어 광투과율을 조절하게 된다.
PVA 모드은 슬릿 패턴을 이용한 VA 모드로서, 상판 및 하판의 공통 전극 및 화소 전극에 슬릿을 형성하여 그 슬릿에 의해 발생된 프린지 전계(Fringe Electric Field)를 이용하여 액정 분자들이 슬릿을 기준으로 대칭적으로 구동되게 함으로써 멀티-도메인을 형성한다.
이러한 PVA 구조는 타모드 대비 상판의 공통 전극 패터닝 공정이 추가된 구조로, 정전기에 취약하며 상/하판의 미스 얼라인(miss align)에 의해 광특성 산포에 불리한 단점이 있다. 특히, 이와 같은 문제는 기판 사이즈가 증가할수록 더 커지고 있다.
따라서, 상판 공통 전극에 슬릿을 형성하지 않는 패턴리스 VA 구조가 개발되어 사용되고 있다. 패턴리스 VA 구조는 상판의 공통 전극을 패터닝하는 공정을 생략하고 하판의 화소 전극에만 슬릿을 형성하여 그 슬릿에 의해 발생된 프린지 전계를 이용하여 액정 분자들이 슬릿을 기준으로 구동되게 한다.
한편, 최근에는 액정 표시 장치의 시인성 개선에 대한 요구가 높아져, 시인성 향상을 위한 기술로서 S-PVA 구조에 대한 연구가 활발히 진행되고 있다. S-PVA 구조는 하나의 화소 내에 메인부와 서브부로 도메인을 분할하여 휘도 차등을 주어 시인성을 개선하는 구조로서, 대표적인 S-PVA 구조로는 TT-SPVA 및 CC-SPVA가 있다. 그러나, TT-SPVA의 경우 2개 이상의 박막 트랜지스터를 형성하게 됨으로써 개 구율이 감소되는 문제점이 있다. 또한, 전압이 낮게 인가되는 서브부에 의해서 전체적인 응답시간이 느려지는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 S-PVA 구조를 채용하여 우수한 시인성을 가지면서도 사용되는 소자의 수를 최소화하여 개구율이 향상되고, 제조 공정이 단순하며, 제조 원가가 절감된 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 패널을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 형성되는 게이트 라인; 상기 게이트 라인과 절연되어 교차하는 데이터 라인; 및 상기 게이트 라인 및 데이터 라인에 의해 구분되는 다수 개의 화소를 포함하며, 상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제1 화소 전극부, 상기 제1 화소 전극부와 용량성 결합을 이루고 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제2 화소 전극부, 상기 제1 및 제2 화소 전극부와 함께 각각 제1 및 제2 스토리지 캐패시터를 형성하는 제1 및 제2 스토리지 전극을 포함하며, 상기 제1 화소 전극부의 전극 라인의 폭은 상기 제2 화소 전극부의 전극 라인의 폭보다 작으며, 상기 제1 화소 전극부의 전극 라인 간의 간격은 상기 제2 화소 전극부의 전극 라인 간의 간격보다 작게 형성되는 것이 바람직하다.
상기 제1 화소 전극부와 제2 화소 전극부는 상기 게이트 라인과 나란하게 형 성되는 간극에 의해 구분될 수 있다.
상기 제1 화소 전극부 및 제2 화소 전극부는 각각 상기 제1 및 제2 스토리지 전극과 상기 드레인 전극에 의해 4개 영역으로 균등 분할되어 구분될 수 있다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭은 5㎛ 이하인 것을 바람직하다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인 간의 간격은 5㎛ 이하인 것이 바람직하다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭과 전극 라인 간의 간격의 비는 0.5 내지 2로 형성되는 것이 바람직하다.
상기 제2 화소 전극부의 면적이 상기 제1 화소 전극부의 면적보다 넓게 형성되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명의 액정 표시 패널은 박막 트랜지스터 어레이 기판; 상기 박막 트랜지스터 어레이 기판과 대향하여 형성되며, 제1 베이스 기판, 상기 제1 베이스 기판 상에 형성되는 컬러 필터 어레이 및 상기 컬러 필터 어레이 위의 전면에 도포된 공통 전극을 포함하는 컬러 필터 어레이 기판; 및 상기 박막 트랜지스터 어레이 기판 및 상기 컬러 필터 어레이 기판 사이에 내재되는 액정을 포함하며, 상기 박막 트랜지스터 기판은 제2 베이스 기판; 상기 제2 베이스 기판 상에 형성되는 게이트 라인; 상기 게이트 라인과 절연되어 교차하는 데이터 라인; 및 상기 게이트 라인 및 데이터 라인에 의해 구분되는 다수 개의 화소를 포함하며, 상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제1 화소 전극부, 상기 제1 화소 전극부와 용량성 결합을 이루고 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제2 화소 전극부, 상기 제1 및 제2 화소 전극부와 함께 각각 제1 및 제2 스토리지 캐패시터를 형성하는 제1 및 제2 스토리지 전극을 포함하며, 상기 제1 화소 전극부의 전극 라인의 폭은 상기 제2 화소 전극부의 전극 라인의 폭보다 작으며, 상기 제1 화소 전극부의 전극 라인 간의 간격은 상기 제2 화소 전극부의 전극 라인 간의 간격보다 작은 것이 바람직하다.
상기 제1 화소 전극부와 제2 화소 전극부는 상기 게이트 라인과 나란하게 형성되는 간극에 의해 구분될 수 있다.
상기 제1 화소 전극부 및 제2 화소 전극부는 각각 상기 제1 및 제2 스토리지 전극과 상기 드레인 전극에 의해 4개 영역으로 균등 분할되어 구분될 수 있다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭은 5㎛ 이하인 것이 바람직하다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인 간의 간격은 5㎛ 이하인 것이 바람직하다.
상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭과 전극 라인 간의 간격의 비는 0.5 내지 2로 형성되는 것이 바람직하다.
상기 제2 화소 전극부의 면적이 상기 제1 화소 전극부의 면적보다 넓게 형성되는 것이 바람직하다.
상기 액정은 수직 배향 모드로 배향되는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판은 각 화소 전극을 마이크로 슬릿 구조로 형성되는 두 개의 화소 전극부로 분리하고, 두 화소 전극의 전극 라인이 폭 및 간격에 차등을 두어 화소 전극부 간에 광투과율이 차이나도록 함으로써, 하나의 화소 내에 하나의 박막 트랜지스터만을 사용함에 의해서도 시인성 개선 효과를 얻을 수 있다. 따라서, 구조상으로 단순해졌으며, 공정 과정도 줄일 수 있으므로 원가 절감 효과가 있다.
또한 종래 커플링 캐패시터를 형성한 구조에 전극 라인의 폭 및 간격의 차등을 두는 구조를 적용함으로써, 두 개의 화소 전극부 간에 전압차를 상승시키는 효과가 있다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 도 1 내지 도 5c를 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 액정 표시 패널의 단면도이다.
도 1에 도시된 바와 같이 본 발명의 일실시예에 따른 액정 표시 패널은 박막 트랜지스터 어레이 기판(100), 컬러 필터 어레이 기판(200) 및 액정(150)을 포함한다.
상기 액정(150)은 박막 트랜지스터 어레이 기판(100)의 전극 라인(90)과 컬러 필터 어레이 기판(200)의 공통 전극(290) 사이에서 전기장 인가를 통해 형성되는 프린지 전계에 의해 배열됨으로써 광투과율을 조절하여 화상을 표시한다.
상기 컬러 필터 어레이 기판(200)은 제1 베이스 기판(210) 상에 형성된 컬러 필터(230) 및 공통 전극(290)을 포함한다. 공통 전극(290)은 패터닝되지 않고 전면에 균일하게 도포됨으로써 형성된다.
도 2는 본 실시예에 따른 액정 표시 패널에 사용되는 박막 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 2에 도시된 바와 같이 본 발명의 일실시예에 따른 박막 트랜지스터 어레이 기판(100)은 제2 베이스 기판(10), 제2 베이스 기판(10) 위에 형성되는 게이트 라인(20), 데이터 라인(40) 및 이에 의해 구분되는 화소를 포함한다. 화소는 박막 트랜지스터(50)와, 제1 화소 전극부(170a) 및 제2 화소 전극부(170b)를 포함한다.
상기 게이트 라인(20)은 박막 트랜지스터(50)에 스캔 신호를 공급하고, 데이터 라인(40)은 박막 트랜지스터(50)에 화상 데이터 신호를 공급한다. 게이트 라인(20) 및 데이터 라인(40)은 게이트 절연막(30)을 사이에 두고 기판(10) 상에 교차하면서 형성되어 화소를 구분한다. 화소는 게이트 라인(20) 및 데이터 라인(40)과 접속되는 박막 트랜지스터(50), 박막 트랜지스터(50)에 연결되는 제1 화소 전극 부(170a) 및 제2 화소 전극부(170b)를 포함한다.
여기서 박막 트랜지스터(50)의 구조와 관련한 내용은 도 1과 결부지어 설명하기로 한다.
상기 박막 트랜지스터(50)는 게이트 라인(20)으로부터 제공되는 스캔 신호에 응답하여 데이터 라인(40)으로부터 제공되는 화상 데이터 신호를 제1 및 제2 화소 전극부(170a,170b)에 공급한다. 이를 위해 박막 트랜지스터(50)는 게이트 전극(25), 소스 전극(60), 드레인 전극(70), 반도체층(52) 및 오믹 콘택층(54)을 포함한다.
게이트 전극(25)은 게이트 라인(20)과 접속되고, 소스 전극(60)은 데이터 라인(40)과 접속되고, 드레인 전극(70)은 콘택홀(95)을 통해 제1 화소 전극부(170a)에 접속되며, 제2 화소 전극부(170b)에 이르도록 신장된다. 반도체층(52)은 드레인 전극(70) 및 게이트 전극(25) 사이에 게이트 절연막(30)을 사이에 두고 중첩되도록 형성되어 소스 전극(60)과 드레인 전극(70) 사이에 채널을 형성한다. 소스 전극(60) 및 드레인 전극(70) 위에는 보호막(80)을 전면 도포하여 박막 트랜지스터(50)를 보호한다.
제1 화소 전극부(170a)와 제2 화소 전극부(170b)는 마이크로 슬릿 구조로 형성되는 다수개의 전극 라인(90a,90b)으로 화소를 구성한다. 이와 같이 화소를 두 영역으로 나누는 것은 두 영역의 광투과율을 조절하여 동일 화소 내에 휘도차를 줌으로써 시인성을 향상시키기 위한 것이다.
화소는 박막 트랜지스터(50)와 전기적으로 연결되는 다수개의 전극 라 인(90a)을 가지는 마이크로 슬릿 구조의 제1 화소 전극부(170a), 제1 화소 전극부(170a)와 용량성 결합을 이루고 다수개의 전극 라인(90b)을 가지는 마이크로 슬릿 구조의 제2 화소 전극부(170b) 및 제1 및 제2 화소 전극부(170a,170b)와 함께 각각 제1 및 제2 스토리지 캐패시터(Cst1,Cst2)를 형성하는 제1 및 제2 스토리지 전극(180,190)을 포함한다.
제1 및 제2 화소 전극부(170a,170b)는 각각 제1 및 제2 스토리지 캐패시터(Cst1,Cst2)에 의해 화소 전극 전압이 유지된다. 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)는 스토리지 라인(184)으로부터 신장되는 제1 및 제2 스토리지 전극(180,190)과 전극 라인(90a,90b)이 절연막을 사이에 두고 중첩됨으로써 형성된다. 제1 스토리지 캐패시터(Cst1)는 제1 화소 전극부(170a)에 게이트 라인(20)과 나란하게 형성되는 제1 스토리지 전극(180)과 절연막을 사이에 두고 중첩되는 전극 라인(90a)에 의해 형성된다. 그리고 제2 스토리지 캐패시터(Cst2)는 제2 화소 전극부(170b)에 게이트 라인(20)과 나란하게 형성되는 제2 스토리지 전극(190)과 절연막을 사이에 두고 중첩되는 전극 라인(90b)에 의해 형성된다.
또한, 화소는 제1 스토리지 캐패시터(Cst1)에 의해 제1 화소 전극부(170a)에 유지되는 데이터 전압을 제2 화소 전극부(170b)에 전달시키기 위한 커플링 전극(182)을 포함한다. 이러한 커플링 전극(182)은 제1 및 제2 화소 전극부(170a,170b)의 제1 및 제2 스토리지 전극(180,190)과 수직하도록 형성될 수 있다. 커플링 전극(182)에 의해 제1 화소 전극부(170a)의 전극 라인(90a)과 제2 화소 전극부(170b)의 전극 라인(90b)은 커플링 캐패시터(Ccp)를 형성한다. 따라서, 제1 화소 전극부(170a)에 인가되는 전압보다 작은 전압이 제2 화소 전극부(170b)에 인가됨으로써, 한 화소 내에 서로 다른 전압을 갖는 두 영역이 존재하므로 시인성 개선 효과를 얻을 수 있다.
또한, 하나의 화소에서 제1 화소 전극부(170a)의 전극 라인(90a)의 폭(W1)은 제2 화소 전극부(170b)의 전극 라인(90b)의 폭(W2)보다 작으며, 제1 화소 전극부(170a)의 전극 라인(90a) 간의 간격(S1)은 제2 화소 전극부(170b)의 전극 라인(90b) 간의 간격(S2)보다 작게 형성된다. 이와 같이 제1 화소 전극부(170a)의 전극 라인(90a)의 폭(W1) 및 간격(S1)을 제2 화소 전극부(90b)의 폭(W2) 및 간격(S2)과 달리 형성할 경우, 제1 화소 전극부(170a)와 제2 화소 전극부(170b)의 광투과율을 다르게 할 수 있다.
종래의 커플링 캐패시터(Ccp)를 적용하는 구조에서 전극 라인(90a,90b)의 폭(W) 및 간격(S)의 차등을 두지 않는 구조 대비, 본 발명에서는 하나의 화소 내에 커플링 캐패시터(Ccp)를 적용하는 구조에서 전극 라인(90a,90b)의 폭(W) 및 간격(S)의 차등을 둠으로써, 두 개의 화소 전극부(170a,170b) 간에 전압차를 상승시키는 효과가 있다.
도 3은 전극 라인의 폭 및 전극 라인 간 간격 변화에 따른 광투과율 변화를 나타내는 그래프이다. 전극 라인의 폭(W) 및 간격(S)에 따른 광투과율의 변화를 살펴보기 위하여 전극 라인의 폭(W) 및 간격(S)의 조합 W*S(단위:㎛)를 각각 3*3, 4*4, 5*5로 한 경우에 투과율 변화를 측정하였으며, 그 결과를 도 3의 그래프에 나 타내었다. 본 측정에서 액정 표시 패널의 셀 갭은 3.5㎛로 하였다.
도 3에 나타난 결과와 같이 전극 라인의 폭(W) 및 간격(S)이 감소함에 따라 광투과율이 증가한다. 따라서, 제1 및 제2 화소 전극부의 전극 라인의 폭(W) 및 간격(S)을 달리함으로써 동일 화소 내에 광투과율 차에 의해 휘도차를 주게되고, 이를 통해 시인성을 향상시킬 수 있다.
제1 화소 전극부 및 제2 화소 전극부 각각의 전극 라인의 폭(W)과 전극 라인 간의 간격(S)은 휘도 및 액정 제어력을 고려할 때, 5㎛ 이하로 형성되는 것이 바람직하다. 다만, 이에 한정되는 것은 아니다.
또한, 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭(W) 및 간격(S)의 비(S/W)는 휘도 및 액정 제어력을 고려할 때, 0.5 내지 2 인 것이 바람직하다. 다만, 이에 한정되는 것은 아니다.
제1 화소 전극부(170a)와 제2 화소 전극부(170b)는 도 2에 도시된 바와 같이 게이트 라인(20)과 평행하게 형성되는 간극(160)에 의해 구분될 수 있고, 데이터 라인(40)과 나란하게 형성되는 간극(160)에 의해 구분될 수도 있다. 그외 제1 화소 전극부(170a)와 제2 화소 전극부(170b)는 발명의 효과를 저해하지 않는 범위 내에서 다양한 방식으로 구분될 수 있다. 제1 화소 전극부(170a)는 전극 라인(90a,90b)의 폭(W) 및 전극 라인 간 간격(S)이 제2 화소 전극부(170b)보다 작게 형성되는 영역으로 일반적으로 고휘도 영역으로써 작용하므로, 제2 화소 전극부(170b)보다 작은 면적으로 형성하는 것이 바람직하다.
제1 화소 전극부(170a) 및 제2 화소 전극부(170b)는 도 2에 도시된 바와 같 이 각각 제1 및 제2 스토리지 전극(180,190)과 드레인 전극(70)의 교차점을 중심으로 4개 영역으로 균등 분할되어 구분되는 것이 바람직하다.
본 발명의 박막 트랜지스터 어레이 기판 및 액정 표시 패널은, 하나의 박막 트랜지스터를 통해 제1 및 제2 화소 전극부에 동일 전압을 인가하여 액정을 제어하기 때문에, 기존의 구조상의 문제점인 응답속도의 저하를 막을 수 있다.
도 4a 및 도 4b는 전극 라인의 폭 및 전극 라인 간 간격 변화에 따른 응답 속도 및 응답 파형의 분석을 나타내는 그래프이다.
도 4a 및 도 4b에 도시된 바와 같이 W*S를 3*3, 4*4, 5*5로 형성하고, 그에 따른 액정의 응답 속도 측정 및 응답 파형을 분석하여 그래프로 나타낸 것이다. 이때, 액정 표시 패널의 셀 갭은 3.5㎛로 형성하였다. 도 4a 및 4b를 통해 화소 전극부의 전극 라인의 폭(W)과 전극 라인 간의 간격(S)이 커질수록 응답속도가 개선되고 응답 파형이 안정화되는 것을 확인할 수 있다. 따라서, 전극 라인의 폭(W) 및 전극 라인 간의 간격(S)이 지나치게 작아지지 않도록 조절되어야 한다.
도 5a 내지 도 5c는 본 발명에 적용 가능한 화소 전극의 형상을 모식적으로 나타낸 도면이다.
본 실시예에서는 화소 전극을 제1 화소 전극부와 제2 화소 전극부로 나누고, 각 화소 전극부를 4-도메인으로 나누었으며, 화소 전극부를 형성하는 각 전극 라인이 스토리지 전극과 드레인 전극의 교차점을 향하도록 형성하였으나, 화소 전극부 의 구조는 이에 한정되지 않고 다양한 형태로 형성될 수 있다. 예를 들어, 도 5a 및 5b와 같이 각 화소 전극부가 2-도메인, 8-도메인으로 나누어지거나 도 5c와 같이 쉐브론 형상으로 형성될 수 있다.
상술한 바와 같이 본 발명의 실시예를 적용한 구조는 하나의 화소를 다수개의 도메인으로 구분하여 휘도 차등을 두는 것으로 하나의 박막 트랜지스터만으로도 시인성 개선 효과가 우수하다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.
도 1은 본 발명의 일실시예에 따른 액정 표시 패널의 단면도이다.
도 2는 본 실시예에 따른 액정 표시 패널에 사용되는 박막 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 3은 전극 라인의 폭 및 전극 라인 간 간격 변화에 따른 광투과율 변화를 나타내는 그래프이다.
도 4a 및 도 4b는 전극 라인의 폭 및 간격의 변화에 따른 응답 속도 및 응답 파형의 분석을 나타내는 그래프이다.
도 5a 내지 도 5c는 본 발명에 적용 가능한 화소 전극의 형상을 모식적으로 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 게이트 라인 25 : 게이트 전극
40 : 데이터 라인 50 : 박막 트랜지스터
60 : 소스 전극 70 : 드레인 전극
90a,90b : 전극 라인 95 : 콘택홀
100 : 박막 트랜지스터 어레이 기판
150 : 액정 160 : 간극
170a : 제1 화소 전극부 170b : 제2 화소 전극부
180 : 제1 스토리지 전극 182 : 커플링 전극
184 : 스토리지 라인 190 : 제2 스토리지 전극
200 : 컬러 필터 어레이 기판
230 : 컬러 필터 290 : 공통 전극
Claims (15)
- 기판 상에 형성되는 게이트 라인;상기 게이트 라인과 절연되어 교차하는 데이터 라인; 및상기 게이트 라인 및 데이터 라인에 의해 구분되는 다수 개의 화소를 포함하며,상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제1 화소 전극부, 상기 제1 화소 전극부와 용량성 결합을 이루고 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제2 화소 전극부, 상기 제1 및 제2 화소 전극부와 함께 각각 제1 및 제2 스토리지 캐패시터를 형성하는 제1 및 제2 스토리지 전극을 포함하며,상기 제1 화소 전극부의 전극 라인의 폭은 상기 제2 화소 전극부의 전극 라인의 폭보다 작으며, 상기 제1 화소 전극부의 전극 라인 간의 간격은 상기 제2 화소 전극부의 전극 라인 간의 간격보다 작은 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제1 화소 전극부와 제2 화소 전극부는 상기 게이트 라인과 나란하게 형성되는 간극에 의해 구분되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부는 각각 상기 제1 및 제2 스토리지 전극과 상기 드레인 전극에 의해 4개 영역으로 균등 분할되어 구분되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭은 5㎛ 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인 간의 간격은 5㎛ 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭과 전극 라인 간 의 간격의 비는 0.5 내지 2인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제2 화소 전극부의 면적이 상기 제1 화소 전극부의 면적보다 넓은 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 박막 트랜지스터 어레이 기판;상기 박막 트랜지스터 어레이 기판과 대향하여 형성되며, 제1 베이스 기판, 상기 제1 베이스 기판 상에 형성되는 컬러 필터 어레이 및 상기 컬러 필터 어레이 위의 전면에 도포된 공통 전극을 포함하는 컬러 필터 어레이 기판; 및상기 박막 트랜지스터 어레이 기판 및 상기 컬러 필터 어레이 기판 사이에 내재되는 액정을 포함하며,상기 박막 트랜지스터 기판은제2 베이스 기판;상기 제2 베이스 기판 상에 형성되는 게이트 라인;상기 게이트 라인과 절연되어 교차하는 데이터 라인; 및상기 게이트 라인 및 데이터 라인에 의해 구분되는 다수 개의 화소를 포함하며,상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제1 화소 전극부, 상기 제1 화소 전극부와 용량성 결합을 이루고 다수개의 전극 라인을 가지는 마이크로 슬릿 구조의 제2 화소 전극부, 상기 제1 및 제2 화소 전극부와 함께 각각 제1 및 제2 스토리지 캐패시터를 형성하는 제1 및 제2 스토리지 전극을 포함하며,상기 제1 화소 전극부의 전극 라인의 폭은 상기 제2 화소 전극부의 전극 라인의 폭보다 작으며, 상기 제1 화소 전극부의 전극 라인 간의 간격은 상기 제2 화소 전극부의 전극 라인 간의 간격보다 작은 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제1 화소 전극부와 제2 화소 전극부는 상기 게이트 라인과 나란하게 형성되는 간극에 의해 구분되는 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부는 각각 상기 제1 및 제2 스토리지 전극과 상기 드레인 전극에 의해 4개 영역으로 균등 분할되어 구분되는 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭은 5㎛ 이하인 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인 간의 간격은 5㎛ 이하인 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제1 화소 전극부 및 제2 화소 전극부의 전극 라인의 폭과 전극 라인 간의 간격의 비는 0.5 내지 2인 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 제2 화소 전극부의 면적이 상기 제1 화소 전극부의 면적보다 넓은 것을 특징으로 하는 액정 표시 패널.
- 제 8 항에 있어서,상기 액정은 수직 배향 모드로 배향되는 것을 특징으로 하는 액정 표시 패널.
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