KR20020061004A - 실리콘의 금속 마스크 에칭 - Google Patents

실리콘의 금속 마스크 에칭 Download PDF

Info

Publication number
KR20020061004A
KR20020061004A KR1020027007832A KR20027007832A KR20020061004A KR 20020061004 A KR20020061004 A KR 20020061004A KR 1020027007832 A KR1020027007832 A KR 1020027007832A KR 20027007832 A KR20027007832 A KR 20027007832A KR 20020061004 A KR20020061004 A KR 20020061004A
Authority
KR
South Korea
Prior art keywords
plasma
etch
masking material
etching
silicon
Prior art date
Application number
KR1020027007832A
Other languages
English (en)
Other versions
KR100808049B1 (ko
Inventor
아제이 쿠마르
아니설 칸
웨이 류
존 차오
제프 친
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20020061004A publication Critical patent/KR20020061004A/ko
Application granted granted Critical
Publication of KR100808049B1 publication Critical patent/KR100808049B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 공개는 트렌치들, 접촉 경로들, 또는 유사한 피쳐들을 에칭하기 위한 방법을 제공한다. 상기 방법은 플루오르 포함 플라즈마 에칭제와 결합한 금속 포함 마스킹 재료의 사용을 요한다. 상기 플라즈마 공급 기체는 NF3, CF4및 SF6와 같은 적어도 하나의 플루오르를 포함하는 화합물을 포함한다. 산소(O2), 또는 산소 포함 화합물, 또는 브롬화 수소(HBr), 또는 상기 물질의 화합물은 상기 플라즈마 공급 기체에 첨가될 수 있다.

Description

실리콘의 금속 마스크 에칭 {METAL MASK ETCHING OF SILICON}
반도체 소자 제조에 있어, 실리콘 기판에 깊은 트렌치들을 생성하는 것이 바람직한 경우가 종종 있다. 대체로 실리콘 이산화물은 밑에 있는 실리콘 기판 내의 트렌치들의 플라즈마 에칭을 위한 마스킹 재료(masking material)로 사용되어 왔다. 상기 플라즈마 에칭제(plasma etchant)의 합성에 의존하여, 실리콘 산화물에 대한 실리콘의 플라즈마 에칭 선택도(plasma etch selectivity), 즉 상기 실리콘 산화물 에칭 속도 대 상기 실리콘 에칭 속도의 비는 약 40 : 1에 달한다. 상기 트렌치는 대개 염소 혹은 산소 또는 그 화합물을 포함하는 플라즈마 공급 기체를 사용하여 실리콘 기판 내에 에칭된다. 상기 플라즈마 공급 기체는 프로파일 제어를 위해 첨가된 소량의 SF6를 포함한다.
40 : 1의 선택도가 게이트 타입의 전계 효과 트랜지스터(FET)와 같은, 많은 제조 응용들에 대해 용인 가능한 때, 많은 미세 기계 가공 응용들, 또는 고주파수회로, 전력 소자들 및 많은 다른 응용들을 위한 깊은 트렌치 커패시터들, 깊은 트렌치 고립(DTI)의 제조에 적절치 않다. 예를 들면, 상기 트렌치가 200 _m일 수 있는 DRAM 셀들에서 사용되는 깊은 트렌치 커패시터들에 요구되는 종류의 특히 깊은 트렌치들에 관하여, 40 : 1 선택도는 약 5 _m의 실리콘 산화물 두께를 요구하는데, 이는 많은 문제점들을 야기한다. 상기 실리콘 산화물의 두꺼운 마스킹 층의 사용은 상기 트렌치가 에칭됨에 따라, 상기 트렌치의 측벽 프로파일을 제어하는 것을 더욱 어렵게 한다; 에칭이 진행됨에 따라, 상기 틈(opening) 위의 마스킹 층의 에지들이 부식되고 상기 틈의 상부에서의 모양은 변화한다.
상기 선택도가 40 : 1을 넘는 실리콘의 에칭 속도에 비교할 때 충분히 낮은 에칭 속도를 갖는 얇은 마스킹 층을 갖는 것이 매우 바람직하다.
본 발명은 트렌치에 접하는 측벽 프로파일들의 제어를 유지하는 동안, 실리콘 기판에 대체로 적어도 50 _m 깊이로, 깊은 트렌치들을 플라즈마 에칭하는 방법에 속한다.
도 1은 Applied Materials' CENTURAⓡ DPS PlusTM실리콘 에칭 시스템에서 사용되는 유형의 개별 폴리실리콘 에칭 챔버(102)의 개략도인데, 본 발명의 방법을 수행하기 위한 에칭 프로세싱 장치의 바람직한 예이다.
도 2는 도 1에서 도시된 상기 실리콘 에칭 챔버(102)의 측단면도를 도시한다.
도 3A는 선들과 공간들의 위에 침전되는 알루미늄 마스크를 포함하는 실리콘 기판을 구성하는, 예 1의 에칭 구조의 단면(300)의 개략도를 도시한다. 상기 알루미늄 마스크 선들(304)은 상기 실리콘 기판(302)의 상부 표면(303) 상에 위치한다.
도 3B는 에칭이 완료된 후의 도 3A의 에칭 구조를 도시한다.
도 3C는 상기 에칭된 구조가 상기 구조의 표면으로부터 잉여의 산화물들을 제거하기 위해 희석된 HF 용해제에 담겨지는 세척 과정 후의 도 3B의 에칭 구조를 도시한다.
도 4A는 하나의 결정 기판(402)의 상부 표면(403) 상에 위치하는 선들(404)의 패턴을 구성하는, 예 2의 에칭 구조의 단면(400)의 개략도를 도시한다. 선들(404)의 영역에서, 상기 하나의 결정 실리콘 기판(402) 상부 표면(403)은 상부 표면(403)에 직접 접촉하는 TEOS 층(404), 상기 TEOS 층(404) 위의 Si3N4층(406), 상기 Si3N4층(406) 위의 Al-Cu의 마스킹 층(408), 그리고 상기 Al-Cu의 마스킹 층(408) 위의 제 2 TEOS 층(410)을 갖는다.
도 4B는 도 4A에 도시된 필름 구조(400)의 에칭 후에 취해진 현미경 사진의 개략도를 도시하는데, 상기 구조에서 Al-Cu의 마스킹 층의 일부(408 a)는 플라즈마 에칭되고, 다른 일부(408 b)는 상기 에칭제 플라즈마로부터 보호된다. 실리콘 기판(404)에 에칭된 상기 선(404)은 상기 에칭된 실리콘의 기부(417)에서보다 상기 Al-Cu 마스킹 층에서 훨씬 넓은데, 즉 상기 선 측벽 프로파일(line sidewall profile)은 상당히 언더컷(undercut)하다.
도 4C는 에칭 동안 상기 에칭 구조에 인가된 상기 바이어스의 함수로 실리콘 에칭 속도의 변화를 도시하는 그래프이다.
도 4D는 에칭 동안 상기 에칭 구조에 인가된 상기 바이어스의 함수로 선택도(상기 알루미늄 마스킹 재료의 에칭 속도 대 실리콘의 에칭 속도의 비)의 변화를 도시하는 그래프이다.
도 5는 제어 시스템을 포함하는, 발명의 방법을 수행하기 위한 장치의 개략도이다.
본 발명은 상기 에칭 프로파일(상기 에칭된 틈을 둘러싸는 측벽들의 모양)의 제어를 허용하는 동안 100 _m 및 더 깊은 깊이로 트렌치들, 접촉 경로들, 또는 유사한 피쳐들을 에칭하기 위한 방법을 제공한다. 상기 방법은 플루오르 포함 플라즈마 에칭제와 결합한 금속 포함 마스킹 재료의 사용을 요한다. 반응성 플루오르 종류를 갖는 상기 금속의 결합에 의해 생성된 부산물은 에칭 프로세스 조건 하에서 본질적으로 비휘발성이고, 상기 소자 피쳐들이 상기 에칭 프로세스에 의해 손상되지 않도록 상기 기판 상에서 에칭되는 피쳐들에 충분히 비부식적이어야 한다. "손상되지 않은(unharmed)"이란 상기 기판에서 반도체 소자 피쳐의 성능이 영향 받지 않는 것, 또는 피쳐 성능에 영향을 미칠 수 있는 상기 에칭 프로세스로부터의 어떤잉여물도 본질적으로 영향 받지 않는 상기 소자 피쳐를 떠나도록 제거될 수 있다는 것을 의미한다.
알루미늄이 상기 금속 포함 마스크를 위한 바람직한 금속이지만, 알루미늄은 이미 대부분의 반도체 프로세싱 챔버들에 있고 대부분의 반도체 프로세스들에서 알루미늄의 존재의 의해 생성되는 효과는 알려져 있기 때문에, 다른 금속들이 에칭 프로세스 조건들 하에서 비휘발성, 비부식성 에칭 부산물을 생성하는 한, 상기 다른 금속들이 상기 마스킹 재료로 사용될 수 있다. 제한으로서가 아닌 예로서, 상기 마스크를 위해 상기 마스크를 위해 추천되는 금속 재료들은 알루미늄, 카드뮴, 구리, 크롬, 갈륨, 인듐, 철, 마그네슘, 망간, 니켈 및 상기 금속들의 결합을 포함한다. 보다 상세하게는, 구리 또는 망간과 결합한 알루미늄이 특히 유용한데, 이 경우에 상기 구리 또는 망간의 함량은 중량으로 약 8% 미만이고, 다른 성분들은 총 중량이 약 2% 미만이다.
제한으로서가 아닌 예로서, 상기 플라즈마 공급 기체는 3플루오르화 질소(nitrogen trifluoride, NF3), 4플루오르화 탄소(carbon tetrafluoride, CF4), 6플루오르화 황(sulfur hexafluoride, SF6), 4플루오르화 실리콘(silicon tetrafluoride, SiF4), 3플루오르화 메탄(trifluoro methane, CHF3), 2플루오르화 메탄(difluoro methane, CH2F2)및 플루오르화 1부텐(perfluoro 1-butene, C4F8), 플루오르화 2부텐(perfluoro 2-butene, C4F8), 또는 플루오르화 씨클로부탄(perfluorocyclobutane, C4F8)과 같은 적어도 하나 이상의 플루오르를 포함하는 화합물을 포함한다.
산소, 또는 산소 포함 화합물은 에칭된 측벽들 위에 보호 층을 제공하기 위해 상기 플라즈마 공급 기체에 첨가될 수 있는데, 이는 상기 에칭된 피쳐의 프로파일 제어 시 도움을 준다. 상기 플라즈마 공급 기체 내의 바람직한 산소 : 플루오르의 원자 비율은 약 0.25 내지 약 0.50의 범위 내에 있다. 제한으로서가 아닌 예로서, CH2F2및 SF6, 및 O2을 포함하는; 또는 C4F8및 SF6, 및 O2를 포함하는 플라즈마 공급 기체들이 좋은 효과를 갖는다.
상기 플라즈마 공급 기체에 브롬화 수소(HBr)를 더하는 것은 또한 측벽 완전성을 보호한다. 그리고, 상기 언급된 비 브롬화 수소 화합물들이 좋은 효과를 가지지만, 상기 비 브롬화 수소 화합물들은 자연 상태에서 침전되는 화합물들이므로, 예를 들어 SF6및 O2를 갖는 HBr의 화합물이 세척 프로세스를 제공하며 보다 바람직하다.
1.정의
상기 상세한 설명의 서문으로서, 이 상세한 설명과 부가된 청구항들에서 사용된 바와 같이, "a", "an" 및 "the"와 같은 단수형들은 본문에서 명확히 지시하지 않는다면, 복수형 지시 대상물들을 포함한다. 그러므로, 예를 들어, 상기 용어 "반도체"는 반도체의 행동 특징을 갖는 것으로 알려진 갖가지의 다른 물질들을 포함하고, "금속" 또는 "금속의" 마스킹 재료로 언급된 용어는 알루미늄, 카드뮴, 구리, 크롬, 갈륨, 인듐, 철, 마그네슘, 망간 및 니켈은 물론 설명된 응용에서 적절한 다른 전도성의 물질들을 포함한다.
본 발명의 설명에 특별히 중요한 특정 용어는 아래에 정의된다.
상기 용어 "바이어스 전력"은 제한된 의미는 아니지만, 이온들의 기판에의 인력을 증가시키고 이로써 플라즈마 에칭 프로세스의 이방성을 증가시키기 위해 기판에 인가되는 전력을 의미한다.
상기 용어 "에칭 구조", "에칭 스택" 또는 "필름 스택"은 적어도 일부가 에칭 프로세스 동안 에칭된, 하나가 다른 하나 위에 침전된 다른 재료들의 층들의 집합을 의미한다.
상기 용어 "에칭 프로파일" 또는 "피쳐 프로파일"은 제한된 의미는 아니지만, 일반적으로 에칭된 피쳐의 측벽의 단면 프로파일을 의미한다. 여기서 많은 경우에, 상기 에칭 프로파일은 상기 피쳐가 서 있는 표면(즉, 기판)과 상기 측벽 사이의 각도로 설명된다. 상기 용어 "수직 프로파일"은 상기 피쳐의 단면이 상기 피쳐가 서 있는 상기 표면에 수직인 측벽들을 보여주는 피쳐 프로파일을 의미한다. 상기 용어 "오목한 프로파일"(또한 "언더컷" 프로파일로 알려져 있음)은 상기 피쳐의 단면의 폭이 상기 기판 상의 틈으로부터의 거리가 증가할수록 더 큰 피쳐 프로파일을 의미한다. 상기 용어 "가늘어지는" 프로파일은 상기 피쳐의 단면의 폭이 상기 기판 상의 틈으로부터의 거리가 증가할수록 더 작은 피쳐 프로파일을 의미한다.
상기 용어 "피쳐"는 제한된 의미는 아니지만, 상기 기판 표면의 토포그래피(topography)를 완성하는 접촉점들, 경로들, 트렌치들 및 다른 구조들을 의미한다.
상기 용어 "피쳐 크기"는 대체로 피쳐의 가장 작은 치수를 의미한다.(다시 말하면, 피쳐의 상기 측벽들 사이에 가장 작은 거리를 말한다.)
상기 용어 "선택도" 또는 "에칭 선택도"는 (a) 두 재료들의 에칭 속도의 비; 그리고 (b) 하나의 재료의 에칭 속도가 다른 재료에 비해 증가될 때 에칭 동안 달성되는 조건을 의미하기 위해 사용된다.
상기 용어 "소스 전력"은 상기 플라즈마를 지속하고 상기 에너지를 상기 챔버 내의 고 에너지 종류에 제공하는 원인인 전력을 의미한다.
상기 용어 "기판"은 반도체 재료들, 유리, 세라믹, 중합체 재료들, 그리고 반도체 산업에서 사용되는 다른 재료들을 포함한다.
2.본 발명을 실시하기 위한 장치
본 발명은 플라즈마에 기판을 노출시키기 위해 적용되는 어떠한 장치에서도 실시될 수 있다. 바람직하게는 상기 장치는 상기 기판에 바이어스 전압을 가할 수 있다. 훌륭한 결과를 제공하는 장치는 유도성 결합 플라즈마를 채용하는데, 여기서 유도성 코일에의 전력 공급과 상기 기판에 바이어스를 인가하기 위한 전력 공급은 독립적으로 제어된다. 이것은 이온 충격이 상기 기판 표면 상에서 일어나는 에너지의 양의 선택에 독립하여 바람직한 플라즈마 농도의 선택이 가능하게 한다.
그러나, 본 발명은 분리되어 제어 가능하지 않은 플라즈마 소스 전력과 바이어스 전력을 갖는 장치에서, 또는 플라즈마에 기판을 노출기키기 위해 적용된 어떠한 다른 유형의 장치에서도 실시될 수 있다.
캘리포니아 산타클라라의 Applied Materials, Inc.로부터 이용 가능한 상기 CENTURAⓡ DPS PlusTM실리콘 에칭 시스템은 상기 소스 전력 공급과 상기 바이어스 전력 공급의 독립적인 제어를 제공하는 시스템의 예이다.
도 1 및 도 2는 상기 Applied Materials의 CENTURAⓡ 실리콘 에칭 시스템에서 사용되는 유형의 개별 CENTURAⓡ DPS PlusTM실리콘 에칭 챔버(102)의 개략도이다. 상기 CENTURAⓡ DPS PlusTM폴리실리콘 에칭 챔버(102)는 표준 CENTURAⓡ 5200 에칭 메인프레임에 올려져 구성된다. 상기 폴리실리콘 에칭 챔버(102)는 내부 세라믹 돔(106)을 갖는 상부 챔버(104)와 하부 챔버(108)를 포함한다. 상기 하부 챔버(108)는 단일극 정전 척(electrostatic chuck, ESC) 캐소드(110)를 포함한다. 기체는 상기 챔버에 세라믹 기체 주입 노즐들(114)을 통하여 주입된다. 챔버 압력은 스로틀 밸브(116)를 갖는 폐루프 압력 제어 시스템(118)에 의해 제어된다.
도 2는 폴리실리콘 에칭 챔버(102)의 측단면 개략도를 도시한다. 프로세싱 동안, 기판(220)은 입구(222)를 통하여 상기 하부 챔버(108)에 도입된다. 상기 기판(220)은 상기 척 표면 상의 유전체 필름(미도시됨) 아래에 위치된 전도성 층(미도시됨)에 직류 전압을 가함으로써 정전 척(ESC) 캐소드(110)의 표면 상의 장소에 고정된다. 상기 캐소드(110)와 기판(220)은 웨이퍼 리프트(224)에 의해 프로세싱을 위한 위치로 상승된다. 에칭 기체들은 상기 세라믹 기체 주입 노즐들(114)을 통하여 상기 상부 챔버(104)에 주입된다. 상기 폴리실리콘 에칭 챔버(102)는 전력 소스(226)와 실질적으로 12.56 MHz에서 작동하는 정합 네트워크(228)에 의해 전력이 인가되는 유도성 코일(234)을 사용하여 생성된 유도성 결합 플라즈마를 채용한다. 고밀도 플라즈마는 이 장치를 사용하여 생성되고 유지될 수 있다. 상기 웨이퍼(220)는 RF 소스와 실질적으로 13.56 MHz에서 작동하는 정합 네트워크(232)에 의해 캐소드(110)를 통하여 인가된 전력의 적용에 의해 바이어스된다. 상기 플라즈마 소스 전력(226)과 RF 소스(230)에 의하여 바이어스되는 기판은 분리된 제어기들(미도시됨)에 의해 제어된다. 에칭 종결점이 두 개의 다른 재료들 사이의 인터페이스에 에칭함에 의해 명시될 때, 종결점 서브시스템(미도시됨)은 상기 에칭 챔버(102) 내의 플라즈마에 의해 방출되는 빛의 변화를 측정함으로써 상기 에칭 프로세스의 종결점을 감지한다.
3.실리콘의 금속 마스크 에칭을 위한 방법
먼저 언급된 바와 같이, 실리콘은 대체로 염소와 산소를 포함하는 플라즈마 공급 기체를 사용하여 에칭된 플라즈마이다. 그러나, 이런 플라즈마 공급 기체에 의해 제공되는 상기 에칭제 종류는 약 40 : 1의 범위에 있는 실리콘 산화물에 대한 실리콘의 에칭 선택도를 제공한다. 트렌치를 300 _m 깊이로 에칭하기 위해, 상기 실리콘 산화물 에칭 마스크는 반드시 적어도 7.5 _m의 두께이어야 한다. 상기 두꺼운 마스크의 사용은 상기 아래에 있는 기판 표면 상에 매우 큰 압력을 생성하고; 상기 실리콘 산화물 마스크 자체는 상기 두께에서 생성된 상기 압력으로 인해 깨질 수 있다. 이런 요인들과 다른 요인들이 이런 두꺼운 마스크의 사용을 비실용적이게 한다. 상기 마스킹 재료에 대한 실리콘의 선택도를 개선하기 위하여, 많은 다른 마스킹 재료들이 고려되었다. 우리는 금속 포함 마스킹 재료들의 사용을 조사하기로 결정했다.
유용한 금속 포함 마스킹 재료는 상기 실리콘 에칭 속도에 비해 느리게 에칭하고, 상기 형성된 에칭 부산물들이 상기 에칭된 반도체 구조 또는 그 안에 포함된 피쳐들에 손상을 가하지 않아야 한다. 우리는 만약 상기 금속 포함 마스킹 재료로부터의 상기 에칭 부산물들이 충분히 비휘발성이라면, 상기 부산물들이 40 : 1보다 상당히 좋은 상기 금속 포함 마스킹 재료에 대한 실리콘의 에칭 선택도를 제공함으로써, 상기 마스킹 재료의 에칭 속도를 제한하기 위해 사용될 수 있다는 것을 발견하였다. 상기 금속 포함 마스킹 재료의 주요한 구성요소가 알루미늄일 때, 우리는 플루오르 포함 에칭제와 상기 알루미늄 사이의 반응 부산물이 상기 알루미늄 포함 마스킹 재료의 에칭 속도를 감소시키는 데에 도움을 주고 실질적으로 비부식성이어서, 유리한 에칭 프로세스를 제공한다고 결정했다. 상기 알루미늄과 염소 에칭제 종류의 에칭 부산물은 지나치게 휘발성이 강해서 상기 알루미늄 포함 마스크 에칭 속도를 충분히 감소시킬 수 없다. 요오드 에칭제 종류는 요오드를 취급할 때의 난점과 상기 알루미늄-요오드 종류 반응으로부터 형성된 상기 부산물의 휘발성으로 인해 선택되지 않았다. 상기 브롬이 첨가된 알루미늄의 에칭 부산물은 매우 부식성이 강하다. 표준 조건에서의 상기 플루오르화 알루미늄(aluminum fluoride, AlF3) 부산물 용융점은 약 1290_C이고, 상기 온도에서 상기 부산물은 승화한다는 점(부식을 위한 어떤 포텐셜도 감소시킴)이 특히 이롭다. 당업자라면, 금속 화합물들을 위한 물리적 화학적 성질 데이터를 제공하는 출간된 책자를 사용하여, 다른 금속들의 결합들을 본 발명의 설명 내에서 작용할 상기 바람직한 비휘발성과 비부식성 성질을 제공할 가능성이 높은 금속/에칭제 부산물들에 도달할 당업계에 알려진 에칭제들로 선택할 수 있다.
예 1:
8회의 개별 에칭 실험들이 이 실험에서 수행되었다. 상기 기판 웨이퍼 크기는 200 mm였고, 상기 웨이퍼는 금이 그어져 있었다. 세 개의 웨이퍼들이 사용되었고, 하나의 웨이퍼를 사용하여 최대의 정보를 얻기 위해, 상기 웨이퍼들의 부분들이 에칭 프로세스 동안 보호되었으므로, 웨이퍼는 재사용될 수 있었다. 상기 에칭 프로세스는 이전에 설명된 종류의 CENTURAⓡ DPS PlusTM폴리실리콘 에칭 챔버 내에서 수행되었다. 이 에칭 챔버에는 상기 돔과 벽 온도를 제어하기 위한 열 교환기와 상기 웨이퍼 기판이 올려진 상기 정전 척 캐소드의 온도를 제어하기 위한 분리된 열 교환기가 장비되었다.
도 3A는 에칭된 웨이퍼 부분(300)을 위한 필름 구조의 단면 개략도를 도시한다. 상기 기판(302)은 하나의 결정 실리콘이었다. 올려진 기판(302) 상부 표면(303)은 알루미늄 선들(304)의 패턴이었으며, 각각은 2 mm의 분리된 각 선(304)의 간격(310)을 갖는, 100 _m의 폭(306)과 1.7 _m의 두께(308)를 가졌다. 상기 개략도는 스케일링되지 않는다.
상기 하나의 결정 실리콘 기판(302)의 초기 에칭에 앞서, "발전된" 플라즈마 에칭 단계가 상기 마스크 개방 영역(올려진 간격들(310))에 존재하는 잉여의 알루미늄을 제거하기 위해 아르곤/염소 플라즈마 소스 기체를 사용하여 수행되었다.상기 발전된 프로세스 조건들은 다음과 같다: 프로세스 챔버 압력 10 mTorr; 플라즈마 소스 전력 750 Watts; 기판 바이어스 전력 175 Watts; 아르곤 흐름 속도 175 sccm; 염소 흐름 속도 20 sccm; 챔버 벽 온도 65 _C; 캐소드 온도 10 _C; 에칭 시간 20분. 상기 8회의 실험들과 상기 에칭 결과들 각각에 대한 에칭 조건들은 아래의 테이블 1에 나타난다.
테이블 1
결과
* 상기 에칭된 실리콘 선의 기부에서의 선폭에 대한 상기 금속 마스크에서의 선폭의 비율은 발생한 상기 에칭 프로파일의 언더컷팅의 양을 지시한다. 상기 수직 트렌치 벽 프로파일의 최적치는 1.0의 비율일 것이다.
위의 테이블 1의 상기 데이터는 상기 플라즈마 소스 기체에 산소 흐름 속도의 증가가 보다 수직인 측벽 프로파일을 제공한다는 사실을 지시한다. 이 데이터는, 이어서 설명되는 데이터와 결합하여 약 1.7에 달하는 O2: SF6의 상기 기체 공급의 부피 비율의 증가가 다른 가변의 공칭 값들에 의존하여 더욱 수직인 프로파일을 제공할 것으로 기대된다는 사실을 지시한다. 테이블 1과 테이블 2에서 나타나는 변수들의 특정한 범위에 대하여, 약 1.2에 달하는 상기 O2: SF6의 상기 기체 공급의 부피 비율의 증가가 더욱 수직인 트렌치 측벽 프로파일을 제공한다.
상기 실험 데이터의 검토는 더욱 수직인 에칭된 측벽 프로파일은 상기 플라즈마 공급 기체에 HBr을 첨가함으로써 달성될 수 있다는 사실을 지시한다. 그러나, 다른 프로세스 변수들은 HBr의 사용에 적합하도록 조절되어야 한다. 우리는만약 다른 프로세스 변수들이 적절히 조절되지 않는다면, 상기 플라즈마 공급 기체에의 HBr의 첨가는 상기 에칭 프로파일의 더욱 언더컷함(즉, 상기 트렌치 벽의 기부에서의 선폭에 대한 상기 마스크의 선폭의 더 높은 비율)을 야기할 수 있다는 사실을 발견하였다. HBr의 첨가가 대체로 에칭 동안 상기 트렌치의 측벽을 보호하기 때문에, 더욱 수직인 트렌치 측벽 프로파일을 가능케 한다는 것은 예상치 못한 결과이다. 보다 상세하게는, 상기 실리콘 기판의 에칭 동안 상기 프로세스 챔버 내의 압력이 바람직하게는 약 5 mTorr 내지 약 50 mTorr의 범위 내에 있다. HBr이 상기 플라즈마 공급 기체에 첨가될 때, 프로세스 챔버 압력의 약 50 mTorr에서 약 20 mTorr로의 감소는 더욱 수직인 측벽을 제공하고, 모든 다른 요인들은 상수인 채로 고정된다. 약 20 mTorr 아래로의 그 이상의 감소는 바람직하지 않은, 언더컷하고 오목한 프로파일을 야기한다. 상기 프로세스 챔버 압력의 조절에 더하여, 우리는 SF6의 부피 흐름 속도가 상기 HBr의 흐름 속도와 같거나 근소하게 작을 때 좋은 결과들을 획득했다.
HBr이 상기 프로세스 기체들에 존재하지 않을 때, 약 20 mTorr에서 약 30 mTorr로의 프로세스 챔버 압력의 증가는 보다 수직인 트렌치 벽 프로파일을 제공하며, 여기서 상기 트렌치 측벽의 기부에서의 선폭에 대한 상기 마스크에서의 선폭의 비율은 감소한다.
기판 바이어스의 20 W에서 50 W로의 증가는 보다 수직인 트렌치 측벽을 제공한다. 실질적으로 불활성 희석용 기체들은 프로세스 제어를 위하여 상기 공급 기체에 존재한다; 제한으로서가 아닌 예로서, 이것들은 아르곤과 헬륨을 포함한다.
도 3B는 알루미늄 선(304) 아래에 있는 폴리실리콘(302)에서의 상기 에칭된 트렌치 측벽들(305, 307)의 단면(320) 개략도이다. 이 개략도는 테이블 1에 도시된 실험 5의 상기 에칭된 기판의 현미경 사진으로부터 얻어진다. 상기 남아 있는 알루미늄 마스크 두께(330)는 원래 존재하던 상기 1.7 _m 두께 중 대략 1.0 _m였다. 측벽들(305, 307) 상의 상기 빌드업(build-up)은 전자 회절 분광법(Electron Diffraction Spectroscopy, EDS)을 사용하여 분석되었다. 상기 빌드업(326)은 존재하는 산소의 소량과 함께 주로 실리콘, 플루오르 및 알루미늄이 된다. 상기 빌드업은 대기 온도에서 약 1분의 시간 동안 상기 기판을 HF : H2O의 중량 비율이 1 : 100인 H2O 용매의 HF 용해제에 담금으로써 계속적으로 제거되었다. 도 3C는 상기 HF 용해제에 담겨진 후의 도 3B의 단면(340) 개략도를 도시한다. 상기 기부(346)에서의 선폭(344)에 대한 마스크(304)에서의 선폭(342)의 비율은 테이블 1의 결과 섹션에서의 각 회의 실험에 대해 나타난다.
예 2:
이 예에서, 5회의 실험들이 수행되었다. 상기 에칭된 필름 기판은 상기 선들의 폭과 상기 선들 사이의 간격들에 관하여 예 1을 참조하여 설명된 기판과 유사했다. 그러나, 도 4A에 도시된 바와 같이, 상기 선 구조가 달랐다. 상기 필름 구조(400)는 하나의 결정 실리콘 기판(402)의 상부 표면(403)에 올려진 선(401)을 포함했다. 선(401)은 5.34 _m의 전체 두께(404)를 가졌는데, 이는 상부 표면(403)에 직접 접촉하는 4,000 _ 두께의 TEOS(404) 층; 상기 TEOS 층(404) 위에 있는 1,400 _ 두께의 Si3N4층(406); 상기 Si3N4층(406)의 위에 있는 40,000 _(4.0 _m) 두께의 Al-Cu 마스킹 층(408); 그리고 상기 Al-Cu 마스킹 층(408)의 위에 있는 8,000 _ 두께의 제 2 TEOS 층(410)을 포함한다.
세척 전 플라즈마 에칭 단계(pre-clean plasma etch step)는 아래의 테이블 2에서 설명된 상기 에칭 단계 전에 임의적이다. 상기 단계가 사용되는 때, 상기 마스크에 의해 노출된 상기 기판 표면의 부분으로부터 파편(자연 산화물 등)을 제거하는 목적을 위함이다. 예 2에서, 세척 전 플라즈마 에칭 단계는 상기 실리콘 기판(402)의 에칭에 앞서 수행된다. 상기 세척 전 플라즈마 에칭 단계는 대체로 탄소와 플루오르를 포함하는 플라즈마 공급 기체로부터 생성된 플라즈마를 사용하여 수행된다. 이 예에서 상기 플라즈마 공급 기체는 약 80 sccm에서 CF4였고; 상기 프로세스 챔버 압력은 약 6 mTorr였으며; 상기 플라즈마 소스 전력은 약 600 W였고; 상기 기판 바이어스 전력은 약 90 W였으며; 상기 캐소드 온도는 약 10 _C였고, 상기 프로세스 챔버 벽 온도는 약 55 _C였으며, 상기 세척 전 에칭 시간은 약 10초였다.
상기 실리콘 기판을 위한 상기 에칭 조건들과 상기 에칭 결과들은 상기 5회의 에칭 실험의 각각에 대하여 아래의 테이블 2에서 제공된다.
테이블 2
결과
* 실험 1 내지 4는 상기 에칭 작용을 연구하기 위한 부분적인 에칭 프로세스들이었다. 실험 5는 종결점까지의 완전하고 전면적인 에칭 프로세스였다.
** 상기 에칭된 실리콘의 기부에서의 선폭에 대한 상기 금속 마스크에서의 선폭의비율은 발생한 상기 에칭 프로파일의 언더컷팅의 양을 지시한다. 상기 수직 트렌치 벽 프로파일의 최적치는 1.0의 비율일 것이다.
도 4B는 도 4A에 도시된 상기 필름 구조(400)의 에칭 후에, 실험 5로부터 취해진 현미경 사진의 개략도인데, Al-Cu 마스킹 층의 부분(408 a)은 플라즈마 에칭된 반면, 다른 부분(408 b)은 상기 에칭제 플라즈마로부터 보호되었다. 도 4B는 테이블 2의 실험 5로부터 상기 폴리실리콘(402)에의 에칭 깊이(416)가 428 _m인 상기 에칭된 구조를 도시한다. 실리콘 기판(404)에 에칭된 상기 선(401)은 상기 에칭된 실리콘의 기부(417)에서보다 상기 Al-Cu 마스킹 층에서 훨씬 폭이 넓다(_7의 마스크 : 에칭 기부의 비율을 가짐). 이것은 부분적으로는 상기 더 긴 에칭 시간의 결과이지만, 주로 상기 에칭 프로세스 동안 상기 에칭된 실리콘 측벽(413)에 대한 충분한 보호를 제공하는데 실패한 때문이다. 상기 플라즈마 공급 기체에의 HBr의 첨가는 상당히 개선된 비율을 제공하기 위한 충분한 에칭된 측벽 보호를 제공할 것으로 예상된다. HBr의 첨가의 이로운 효과는 실험 4에서 달성된 1.0의 비율에 의해 증명된다. 깊은 트렌치들의 에칭 분야의 최근 실험은, 다른 요인들은 고정하고, 약 50 sccm 내지 약 80 sccm의 HBr을 첨가함으로써 마스크 : 에칭 기부에서의 선폭의 비율이 약 1.2로 개선되는 것이 가능하다는 사실을 지시한다.
실험 5의 필름 구조에 대하여, 상기 실리콘 선(410)의 에칭 후에 남아 있는 상기 Al-Cu 마스킹 층(408 a)(미도시된 상기 제 1 TEOS 층과 미도시된 상기 Si3N4층을 포함)의 두께는 대략 4.54 _m이었다. 상기 8,000 _의 TEOS 층(410)이 손실되었지만, 상기 Al-Cu 마스킹 층(408) 손실은 하찮은 것이었다.(상기 보호된 Al-Cu 마스킹 층 구조(401)의 두께는 5.34 _m로 남아 있었다.)
도 4C는 가로 좌표(434)에 도시되는 에칭 동안 상기 에칭 구조에 인가되는 바이어스 전력의 함수로, 세로 좌표(432)에 도시되는 실리콘 에칭 속도의 변화를 도시하는 그래프(430)이다. 곡선(436)은 바이어스 전력이 약 70 W부터 약 100 W로 증가하기 때문에, 상기 속도는 1분에 대략 1.87 _m부터 약 1.83 _m로(약 2%) 떨어졌다는 것을 도시한다.
도 4D는 에칭 동안 상기 에칭 구조에 인가된, 가로 좌표(444) 상에 도시된, 상기 바이어스 전력의 함수로서 세로 좌표(442) 상의 선택도(상기 알루미늄 마스킹 재료의 에칭 속도에 대한 실리콘의 에칭 속도의 비율)의 변화를 도시하는 그래프(440)이다. 곡선(446)은 상기 바이어스 전력이 약 70 W부터 약 100 W로 증가하기 때문에, 상기 선택도는 약 180 W부터 약 100 W로(약 44.5%) 감소하였다는 것을 도시한다.
도 4C와 도 4D에 도시된 경향성을 보면, 상기 기판에의 바이어스 전력의 증가가 상기 실리콘의 에칭 속도의 최소한의 효과를 갖지만, 상기 금속 마스킹 층에 대해 폴리실리콘을 에칭하기 위한 선택도에 역효과를 미칠 수 있다는 점이 명백해진다. 예 1에 대해 설명된 바와 같이, 기판 바이어스의 20 W부터 50 W로의 증가는 보다 수직인 트렌치 측벽을 생성하였다.
상기 실험 데이터의 검토는 HBr이 상기 플라즈마 공급 기체에 첨가된 때, 상기 언급된 바와 같이 다른 프로세스 변수들이 적절히 조절된다면, 보다 수직인 에칭된 측벽을 획득하는 것이 가능함을 보여준다.
수직인 측벽 프로파일이 상기 에칭된 피쳐에 대하여 바람직할 때, 이방성 에칭이 필요하고 바이어스는 이방성 에칭의 정도를 증가기키기 위해 상기 기판에 인가된다. 그러나, 인가된 바이어스의 양의 증가가 상기 선택도를 감소시키므로, 더 두꺼운 마스크가 요구된다. 당업자라면 사용된 상기 특정 프로세싱 장치에 대하여, 선택도의 용인할 수 없는 감소 없이 상기 바람직한 에칭 프로파일을 제공할 바이어스의 양을 프로세스 요구사항에 근거하여 결정할 수 있다.
바람직하게는, 본 발명을 실시하기 위해 사용된 상기 장치는 컴퓨터에 의해 제어되도록 적용된다. 도 5는 컴퓨터(500)를 도시한다. 컴퓨터(500)는 프로세서(502), 지시들(506)을 저장하기 위해 적용된 메모리(504), 그리고 하나 또는 그 이상의 포트(508)를 포함한다. 프로세서(502)는 메모리(504)와 교신하고 지시들(506)을 수행하도록 적용된다. 프로세서(502)와 메모리(504)는 또한 하나 또는 그 이상의 포트(508)와 교신하도록 적용된다. 포트들(508)은 플라즈마 에칭 챔버(512)와 교신하도록 적용된다. 플라즈마 에칭 챔버는 포트들(508)을 통하여 프로세서(502)로부터 수신된 신호들에 따라 프로세스 단계들을 수행하도록 적용된다. 바람직하게는, 컴퓨터(502)는 상기 플라즈마 소스 기체의 상기 화합물과 공급 속도, 상기 온도, 상기 챔버 내의 압력, 상기 바이어스 전력, 상기 플라즈마 소스 생성 전력을 제어할 수 있다. 바람직하게는, 컴퓨터(502)는 상기 챔버 내에서 조건을 설명하고 그에 따라 상기 프로세스 변수들을 적용하는 측정들을 수신하도록 적용된다. 프로세스 변수들의 이러한 프로그래밍된 제어는 주어진 용도에 요구되는 바와 같은 미리 결정된 소자 에칭 프로파일의 생성을 가능하게 한다.
상기 설명된 바람직한 실시예들은 본 발명의 범위를 제한하기 위한 의도가 아니고, 당업자라면 본 공개의 관점에서, 상기 실시예들이 아래에 청구된 본 발명의 주제에 일치하도록 확장할 수 있다.

Claims (19)

  1. 실리콘 기판 내의 피쳐들의 플라즈마 에칭 방법으로서,
    상기 실리콘 기판에의 에칭의 깊이가 적어도 100 _m이고,
    실리콘의 에칭 속도 대 상기 마스킹 재료의 에칭 속도의 비가 40 : 1보다 크도록, 상기 마스킹 재료에 부착된 비휘발성 반응 부산물을 제공하는 에칭제와 결합한 금속 포함 마스킹 재료를 사용하는 단계를 포함하며,
    상기 비휘발성 반응 부산물은 상기 피쳐들이 상기 플라즈마 에칭에 의해 손상을 입지 않도록 상기 기판 내에서 피쳐들에 대하여 충분히 비부식적인 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 금속 포함 마스킹 재료가 알루미늄, 카드뮴, 구리, 크롬, 갈륨, 인듐, 철, 마그네슘, 망간, 니켈 및 상기 금속들의 화합물로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 에칭제가 플루오르를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 금속 포함 마스킹 재료가 알루미늄인 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 알루미늄 포함 마스킹 재료가 다른 성분들은 총 중량으로 약 2.0 %보다 적게 갖는 알루미늄과 구리의 화합물인 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서,
    상기 알루미늄 포함 마스킹 재료가 중량으로 약 8.0 %보다 적은 망간과, 총 중량으로 약 2.0 %보다 적은 다른 성분들과 결합한 알루미늄인 것을 특징으로 하는 방법.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 플루오르 포함 플라즈마 에칭제(fluorine-comprising plasma etchant)가 NF3, CF4, CHF3, CH2F2, CH3F, C4F8, SF6, SiF4및 이들의 화합물로 구성된 그룹으로부터 선택된 화합물로 생성되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    O2, HBr 및 이들의 화합물로 구성된 그룹으로부터 선택된 부가적인 기체가 에칭 프로파일 제어 시에 도움이 되도록 상기 플라즈마 공급 기체에 첨가되는 것을특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 공급 기체 내의 산소 : 플루오르의 원자 비율이 약 0.25 내지 약 0.50의 범위 내에 있는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    상기 플라즈마 에칭이 수행되는 프로세스 챔버 내의 압력이 약 5 mTorr 내지 약 50 mTorr의 범위 내에 있는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서,
    상기 실리콘 기판에 인가된 바이어스 전력이 약 10 W 내지 약 100 W의 범위 내에 있는 것을 특징으로 하는 방법.
  12. 실리콘 기판 내의 피쳐들의 플라즈마 에칭 방법으로서,
    상기 실리콘 기판에의 에칭의 깊이가 적어도 100 _m이고,
    플루오르 포함 화합물과 산소를 포함하는 플라즈마 공급 기체로부터 생성된 플루오르 포함 플라즈마 에칭제와 결합한, 알루미늄, 카드뮴, 구리, 크롬, 갈륨, 인듐, 철, 마그네슘, 망간, 니켈 및 상기 금속들의 화합물로 구성된 그룹으로부터 선택되는 금속 포함 마스킹 재료를 사용하는 단계를 포함하는 것을 특징으로 하는방법.
  13. 제 12 항에 있어서,
    상기 플라즈마 공급 기체 내의 산소 : 플루오르의 원자 비율이 약 0.25 내지 약 0.50의 범위 내에 있는 것을 특징으로 하는 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 플라즈마 공급 기체가 HBr을 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 방법이 약 20 mTorr 내지 약 50 mTorr의 범위 내의 압력에서 수행되는 것을 특징으로 하는 방법.
  16. 제 12 항 또는 제 13 항에 있어서,
    상기 방법이 약 5 mTorr 내지 약 50 mTorr의 범위 내의 압력에서 수행되는 것을 특징으로 하는 방법.
  17. 장치로서,
    (a) 지시들을 저장하는 메모리로서:
    실리콘 기판에의 에칭의 깊이가 적어도 100 _m이고,
    실리콘의 에칭 속도 대 상기 마스킹 재료의 에칭 속도의 비가 40 : 1보다 크도록, 상기 마스킹 재료에 부착된 비휘발성 반응 부산물을 제공하는 에칭제와 결합한 금속 포함 마스킹 재료를 사용하는 단계를 포함하며,
    상기 비휘발성 반응 부산물은 상기 피쳐들이 상기 플라즈마 에칭에 의해 손상을 입지 않도록 상기 기판 내에서 피쳐들에 대하여 충분히 비부식적인, 실리콘 기판 내의 피쳐들의 플라즈마 에칭 방법을 위한 지시들을 저장하는 메모리;
    (b) 상기 메모리와 교신하여 상기 메모리에 의해 저장된 지시들을 실행하도록 하는 프로세서;
    (c) 상기 프로세서로부터의 지시들에 따라 상기 에칭제에 상기 기판을 노출시키도록 하는 에칭 챔버; 그리고
    (d) 상기 프로세서와 상기 에칭 챔버 사이에서 교신하기 위한 포트를 포함하는 것을 특징으로 하는 장치.
  18. 제 1 항 또는 제 12 항의 방법에 의해 진행할 에칭 프로세스를 제어하는 장치를 프로그램하기 위한 용도의, 기록 가능한 매체 상에 기록된 다수의 프로그래밍 지시들을 갖는 기록 가능한 매체를 포함하는 것을 특징으로 하는 제품.
  19. 제 1 항 또는 제 12 항의 방법에 의해 진행할 에칭 프로세스를 제어하는 장치를 프로그램하기 위한 용도의, 기록 가능한 매체 상에 기록된 다수의 프로그래밍 지시들을 갖는 기록 가능한 매체를 포함하는 것을 특징으로 하는 제품.
KR1020027007832A 1999-12-20 2000-12-20 실리콘의 금속 마스크 에칭 KR100808049B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/467,560 1999-12-20
US09/467,560 US6491835B1 (en) 1999-12-20 1999-12-20 Metal mask etching of silicon

Publications (2)

Publication Number Publication Date
KR20020061004A true KR20020061004A (ko) 2002-07-19
KR100808049B1 KR100808049B1 (ko) 2008-02-28

Family

ID=23856200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027007832A KR100808049B1 (ko) 1999-12-20 2000-12-20 실리콘의 금속 마스크 에칭

Country Status (5)

Country Link
US (1) US6491835B1 (ko)
EP (1) EP1240665A1 (ko)
JP (1) JP2003518738A (ko)
KR (1) KR100808049B1 (ko)
WO (1) WO2001047005A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415283B1 (ko) * 2004-04-02 2014-07-16 어드밴스드 마이크로 디바이시즈, 인코포레이티드 메모리 셀 형성을 위한 인-시투 표면 처리

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10204222B4 (de) * 2002-01-31 2005-12-01 Infineon Technologies Ag Verfahren zur Seitenwandpassivierung beim Plasmaätzen
DE10237249B4 (de) 2002-08-14 2014-12-18 Excelitas Technologies Singapore Pte Ltd Verfahren zum selektiven Abtragen von Material aus der Oberfläche eines Substrats
US7098141B1 (en) * 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
WO2004079783A2 (en) * 2003-03-03 2004-09-16 Lam Research Corporation Method to improve profile control and n/p loading in dual doped gate applications
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
DE10331526A1 (de) * 2003-07-11 2005-02-03 Infineon Technologies Ag Verfahren zum anisotropen Ätzen einer Ausnehmung in ein Siliziumsubstrat und Verwendung einer Plasmaätzanlage
US20050269286A1 (en) * 2004-06-08 2005-12-08 Manish Sharma Method of fabricating a nano-wire
JP4982962B2 (ja) * 2005-04-14 2012-07-25 富士電機株式会社 半導体装置の製造方法
US7344954B2 (en) * 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
WO2008007732A1 (en) * 2006-07-14 2008-01-17 Ulvac, Inc. Method for manufacturing semiconductor device
JP2008098281A (ja) * 2006-10-10 2008-04-24 Toshiba Corp 半導体装置の製造方法
US7704849B2 (en) * 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
KR101588909B1 (ko) 2007-12-21 2016-02-12 램 리써치 코포레이션 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
CN102590924B (zh) * 2011-01-07 2014-08-20 志圣工业股份有限公司 导光板制造方法、导光板及罩板
US8993437B2 (en) 2011-10-27 2015-03-31 Infineon Technologies Ag Method for etching substrate
JP6081176B2 (ja) * 2012-12-12 2017-02-15 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6396819B2 (ja) * 2015-02-03 2018-09-26 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11158540B2 (en) * 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
CN109698274B (zh) 2017-10-23 2021-05-25 联华电子股份有限公司 电容的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3795557A (en) * 1972-05-12 1974-03-05 Lfe Corp Process and material for manufacturing semiconductor devices
DE3026911A1 (de) * 1980-07-16 1982-02-04 Philips Patentverwaltung Gmbh, 2000 Hamburg Verfahren zum hochfrequenz-kathodenzerstaeubungs-aetzen von loechern in einem substrat
EP0222739A3 (de) 1985-11-13 1989-10-04 IMS Ionen Mikrofabrikations Systeme Gesellschaft m.b.H. Verfahren zur Herstellung einer Transmissionsmaske
RU2009576C1 (ru) 1991-05-12 1994-03-15 Концерн "Зейф" Способ изготовления структур кремний на диэлектрике
US5368685A (en) 1992-03-24 1994-11-29 Hitachi, Ltd. Dry etching apparatus and method
JP3334911B2 (ja) 1992-07-31 2002-10-15 キヤノン株式会社 パターン形成方法
JPH06151382A (ja) * 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
US5536364A (en) 1993-06-04 1996-07-16 Nippon Soken, Inc. Process of plasma etching silicon
JP3309620B2 (ja) 1995-01-27 2002-07-29 富士電機株式会社 ドライエッチングによる部品の製造方法
US5605603A (en) 1995-03-29 1997-02-25 International Business Machines Corporation Deep trench process
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US6287975B1 (en) 1998-01-20 2001-09-11 Tegal Corporation Method for using a hard mask for critical dimension growth containment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415283B1 (ko) * 2004-04-02 2014-07-16 어드밴스드 마이크로 디바이시즈, 인코포레이티드 메모리 셀 형성을 위한 인-시투 표면 처리

Also Published As

Publication number Publication date
US6491835B1 (en) 2002-12-10
KR100808049B1 (ko) 2008-02-28
EP1240665A1 (en) 2002-09-18
WO2001047005A1 (en) 2001-06-28
JP2003518738A (ja) 2003-06-10

Similar Documents

Publication Publication Date Title
KR100808049B1 (ko) 실리콘의 금속 마스크 에칭
US7368394B2 (en) Etch methods to form anisotropic features for high aspect ratio applications
US9287124B2 (en) Method of etching a boron doped carbon hardmask
JP4579611B2 (ja) ドライエッチング方法
US6461974B1 (en) High temperature tungsten etching process
US6180533B1 (en) Method for etching a trench having rounded top corners in a silicon substrate
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
EP0350997A2 (en) Reactive ion etching of a silicon-bearing material with hydrobromic acid
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
JPH07161701A (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
KR20030022361A (ko) 티타늄 질화물 에칭방법
JP3220992B2 (ja) ドライエッチング方法
US5994234A (en) Method for dry-etching a polycide film
US5387312A (en) High selective nitride etch
EP0820093A1 (en) Etching organic antireflective coating from a substrate
US6756314B2 (en) Method for etching a hard mask layer and a metal layer
US5419809A (en) Dry etching method
US6472329B1 (en) Etching aluminum over refractory metal with successive plasmas
US6069087A (en) Highly selective dry etching process
WO2003023841A1 (en) Flash step preparatory to dielectric etch
US6544896B1 (en) Method for enhancing etching of TiSix
US5338395A (en) Method for enhancing etch uniformity useful in etching submicron nitride features
US6653237B2 (en) High resist-selectivity etch for silicon trench etch applications
KR20050035674A (ko) 실리콘 이방성 식각 방법
US10586696B2 (en) Halogen abatement for high aspect ratio channel device damage layer removal for EPI growth

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee