KR20020057221A - 반도체 패키지의 제조 방법 및 이 방법에 의해 제조된반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지의 제조 방법에 관한 것으로써, 반도체 칩과 이 반도체 칩을 실장하는 패키지를 단일 공정에서 제조할 수 있도록 한 제조 방법 및 이에 따른 반도체 패키지를 제공하고자 한 것이다.

이를 위해 본 발명은 웨이퍼 형상의 세라믹 기판에 다수의 비아홀을 형성하고, 이 비아홀 내에 시그널 메탈을 도포하는 단계; 상기 세라믹 기판의 상면에 절연층을 형성하는 단계; 상기 절연층의 상면에 단결정 실리콘 박막을 부착하는 단계; 상기 단결정 실리콘 박막 상에 각종 회로를 형성하는 단계; 상기 각종 회로가 형성된 실리콘 박막의 상면과 세라믹 기판의 상면에 메탈 패턴을 형성하여 상기 회로와 비아홀 내의 시그널 메탈 상호간을 전기적으로 도통하는 단계; 상기 메탈 패턴에 의해 전기적으로 연결된 실리콘 박막과 세라믹 기판의 상면을 외부 환경으로부터 보호하기 위한 봉지를 수행한 후 각각의 패키지로 분리하는 단계; 상기 분리된 각 패키지의 저면인 각 비아홀에 대응하여 솔더볼을 각각 부착하여 실리콘 박막의 각 회로와 상기 솔더볼을 상호 통전시키는 단계:가 포함되어 이루어지는 제조 방법과, 이 방법을 통해 제조된 반도체 패키지가 제공된다.

Description

반도체 패키지의 제조 방법 및 이 방법에 의해 제조된 반도체 패키지{METHOD FOR MANUFACTURING PAKAGE AND PAKAGE USING THE SAME}

본 발명은 반도체 패키지에 관한 것으로써, 더욱 상세하게는 신호 전달의 향상을 이룰 수 있도록 함과 더불어 칩 적층에 대한 실장성을 향상시킬 수 있도록 한 새로운 형태의 적층형 멀티칩 반도체 패키지에 관한 것이다.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 따른 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.

즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.

한편, 일반적으로 반도체 칩는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.

이와 같이 행해지는 반도체 칩에 대한 패키징 공정의 주 목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장 형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.

반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체 칩를 예로 들어 설명하면 다음과 같다.

먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이 때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.

또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이 때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.

한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력 단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.

상기와 같이 반도체 칩을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.

또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이 때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.

그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납 딥(dip)이 처리된다.

한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로써 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA(Ball Grid Array Package) 등이 있으며, 계속 다핀화 또는 경박단소(輕薄短小)화 되고 있다.

상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조 공정의 유연성, 제조비용 등에 있어 제각기 장점 및 단점을 가지고 있다.

따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 지속적으로 연구 개발되고 있는 실정이다.

한편, 상기한 단위 패키지들과 더불어 근래에는 메모리 모듈등에 적용하기 위해 여러 가지 다양한 형태의 칩 적층형 패키지 및 스택 타입 패키지가 개발되고 있는 실정이다.

즉, 칩 적층형 패키지는 패키지 내에서 칩 간의 적층이 이루어지는 구조이며, 스택 타입 패키지는 둘 이상의 패키지를 상호 적층하여 메모리 용량을 증가시키게 되는 구조로서, 메모리 모듈의 실장 밀도 및 공간 효율성과 관련지여 이에 대한 개발이 가속화되고 있다.

본 발명은 상기와 기존 패키지들의 장점만을 살린 새로운 구조의 칩 적층형 패키지를 제공하기 위한 것으로써, 반도체 칩과 이 반도체 칩을 실장하는 패키지를 각각 다른 공정에서 제조하는 것이 아닌 단일 공정에서 제조할 수 있도록 한 제조 방법 및 이 제조 방법에 의해 제조되는 반도체 패키지를 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 본 발명에 따른 반도체 패키지를 제조하는 과정을 간략히 나타낸 과정도

도 2a 내지 도 2d 는 본 발명에 따른 반도체 패키지를 칩 적층형으로 제조하기 위한 과정을 간략히 나타낸 과정도

도 3 은 도 2a 내지 도 2d의 과정에 의해 제조된 칩 적층형 반도체 패키지의 구성도

도 4 는 본 발명에 따른 반도체 패키지의 다른 형태를 개략적으로 나타낸 구성도

도 5 는 본 발명에 따른 반도체 패키지의 또 다른 형태를 개략적으로 나타낸 구성도

도면의 부호에 대한 간략한 설명

110. 세라믹 기판120. 시그널 메탈

130. 절연층140. 단결정 실리콘 박막

150. 메탈 패턴160. 봉지재

170. 솔더볼

상기한 목적을 달성하기 위한 본 발명의 제조 방법에 따르면 웨이퍼 형상의 세라믹 기판에 다수의 비아홀을 형성하고, 이 비아홀 내에 시그널 메탈을 도포하는 단계; 상기 세라믹 기판의 상면에 절연층을 형성하는 단계; 상기 절연층의 상면에 단결정 실리콘 박막을 부착하는 단계; 상기 단결정 실리콘 박막 상에 각종 회로를 형성하는 단계; 상기 각종 회로가 형성된 실리콘 박막의 상면과 세라믹 기판의 상면에 메탈 패턴을 형성하여 상기 회로와 비아홀 내의 시그널 메탈 상호간을 전기적으로 도통하는 단계; 상기 메탈 패턴에 의해 전기적으로 연결된 실리콘 박막과 세라믹 기판의 상면을 외부 환경으로부터 보호하기 위한 봉지를 수행한 후 각각의 패키지로 분리하는 단계; 상기 분리된 각 패키지의 저면인 각 비아홀에 대응하여 솔더볼을 각각 부착하여 실리콘 박막의 각 회로와 상기 솔더볼을 상호 통전시키는 단계:가 포함되어 이루어지는 제조 방법과, 이 방법을 통해 제조된 반도체 패키지가 제공된다.

즉, 본 발명은 반도체 칩의 제작 과정이 수행되는 과정 중 그 패키징을 동시에 수행될 수 있도록 한 제조 방법을 제시한다.

이하, 도시한 도 1 내지 도 1h를 참조하여 본 발명의 반도체 패키지 제조 과정을 구체적으로 설명하면 하기와 같다.

우선, 도시한 도 1a와 같이 웨이퍼 형상의 세라믹 기판(ceramic substrate)(110)에 다수의 마이크로 비아홀(111)을 형성하고, 이에 시그널 메탈(signal metal)(120)을 도포한다.

이 때, 상기 마이크로 비아홀(111)은 각 시그널 핀이 위치될 부위에 형성한다.

이 상태에서 시그널 메탈(120) 부위가 상기 세라믹 기판(110)의 상하 모두 개방(open)된 상태를 이룰 수 있도록 그라인딩 공정을 통해 상기 세라믹 기판의 상면에 도포되어 있는 불필요한 메탈층을 제거한다.

이 때, 시그널 메탈(120)은 마이크로 비아홀(111)의 내면에 도포된 상태임으로써 상기 세라믹 기판(110)의 상면 및 하면을 상호 전기적으로 도통된 상태를 이루도록 작용하게 되며, 이의 재질은 상기 작용과 더불어 고온에서 견딜 수 있도록 W, Ni, Pt 중 어느 하나의 재질로 이용함이 바람직하다.

상기와 같은 과정이 완료되면 도시한 도 1b와 같이 세라믹 기판(110)의 상면에 절연층(130)을 도포하고 이 절연층의 상면에 단결정 실리콘 박막(140)을 부착시킨다.

이 때, 상기 절연층은 PETEOS 또는 SOG 등을 이용함이 바람직하고, 상기 단결정 실리콘 박막의 부착시 경화(curing) 작업을 수행함으로써 보다 안전한 부착이 이루어지도록 한다.

또한, 상기 단결정 실리콘 박막(140)은 칩 사이즈(chip size)로 별도의 제조를 수행한 후 상기 세라믹 기판(110) 상에 부착하거나, 박막이 허락하는 한 적당한 크기로 얹어 식각(etching)을 통하여 각 칩 사이즈로 형성하거나 또는, 스퍼터링(sputtering) 과정을 이용하여 세라믹 기판(110) 상에 단결정 실리콘 박막(140)을 형성한 후 식각을 통해 각 칩사이즈로 형성하는 등 다양한 방법에 의해 형성될 수 있음으로써 특정적인 하나의 방법으로만 한정하지는 않는다.

그리고, 상기 과정에서 실리콘 박막(140)을 칩 사이즈로써 절연층(130) 위에 부착하게 되면 도 1c상기 실리콘 박막(140)이 실장된 부위를 제외한 절연층(130)이 도포된 부위를 식각함으로써 세라믹 기판(110) 상의 각 비아홀(111) 및 이 비아홀에 도포된 시그널 메탈(120)이 외부로 노출된 상태를 이루도록 한다.

이후, 도 1d와 같이 상기 단결정 실리콘 박막(140)의 상면에 각종 회로를 형성하고, 도 1e와 같이 상기 각종 회로가 형성된 실리콘 박막(140)의 상면과 세라믹 기판(110)의 상면에 메탈을 도포하여 각 비아홀(111)에 도포된 시그널 메탈(120)과 각 실리콘 박막(140)에 형성된 회로 간의 통전이 이루어지도록 형성한다.

이 때, 상기 실리콘 박막(140)의 각종 회로를 외부로 연결하도록 형성한 신호 연결 패드 부위를 제외한 나머지 부위는 도시한 도 1f와 같이 에칭을 통해 제거함으로써 상기 실리콘 박막(140)의 상면 외측 영역에 형성된 각 신호 연결 패드와 세라믹 기판(110) 상의 특정 비아홀(111)에 도포된 시그널 메탈(120)을 상호 전기적 연결하는 메탈 패턴(150)을 완성한다.

이후, 도 1g 혹은 도 1h와 같이 메탈 패턴과 실리콘 박막을 외부로부터 보호하도록 몰딩 컴파운드와 같은 봉지재(160)를 이용하는 트랜스퍼 몰딩(transfer molding) 혹은, 액상 에폭시와 같은 봉지재(160)를 이용하는 인캡슐래이션(encapsulation)을 수행하고, 각 비아홀(111)을 통해 세라믹 기판의 저면으로 노출된 각 시그널 메탈에 솔더볼(170)을 각각 부착(mounting)함으로써 실리콘 박막의 각 회로와 외부 단자가 될 상기 솔더볼 간의 전기적 연결을 완료함으로써 본 발명에 따른 반도체 패키지의 제조가 완성된다.

한편, 본 발명의 반도체 패키지는 전술한 실시예와 같이 단일 칩을 이용한 반도체 패키지의 제조를 이룰 수 있을 뿐 아니라 적층형으로도 구성할 수 있다.

즉, 도시한 도 2a 내지 2d의 과정도와 같이 몰딩을 수행하기 전에 별도의 절연층(210)을 도포하고, 이 절연층에는 별도의 실리콘 박막(220)을 실장한 상태로써 회로를 형성하며, 이후, 상기 회로가 형성된 별도의 실리콘 박막(220)에 별도의 메탈 패턴(230)을 형성하여 그 하부에 위치되는 실리콘 박막(140)의 메탈 패턴(150)과 전기적으로 연결함으로써 도시한 도 3과 같은 칩 적층형 반도체 패키지가 완성된다.

또한, 도시한 도 4와 같이 세라믹 기판의 저면에도 기 전술한 실시예와 동일한 작업을 거쳐 적층을 구현한 뒤 솔더볼을 부착하여 패키지를 구성할 수 있다.

그리고, 도시한 도 5와 같이 시그널 메탈이 솔더 볼과 정확한 접착이 이루어지지 않을 경우를 고려하여 상기 시그널 메탈과 솔더 볼 사이에 UBM(240)을 형성하여 상호간의 접착성을 향상시킬 수 있도록 할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 패키지는 그 패키징을 위한 과정 도중 반도체 칩을 형성함에 따라 상호간의 공정이 단일 공정에서 이루어질 수 있게 되어 그 공정수를 감소시키게 된 효과가 있다.

그리고, 패키지의 메모리 집적도를 극대화하면서 단소화를 구현할 수 있을 뿐 아니라 세라믹 기판을 이용함에 따른 솔더 조인트가 우수한 효과가 있다.

그리고, 통상적인 골드 와이어를 이용하지 않고, 메탈 패턴을 이용하여 각 신호 단자를 서로 통전시킴에 따라 전기적인 연결 길이의 최소화에 의한 전기적 특성이 우수하게 된 효과 역시 있다.

Claims (4)

1. 웨이퍼 형상의 세라믹 기판에 다수의 비아홀을 형성하고, 이 비아홀 내에 시그널 메탈을 도포하는 단계;

   상기 세라믹 기판의 상면에 절연층을 형성하는 단계;

   상기 절연층의 상면에 단결정 실리콘 박막을 부착하는 단계;

   상기 단결정 실리콘 박막 상에 각종 회로를 형성하는 단계;

   상기 각종 회로가 형성된 실리콘 박막의 상면과 세라믹 기판의 상면에 메탈 패턴을 형성하여 상기 회로와 비아홀 내의 시그널 메탈 상호간을 전기적으로 도통하는 단계;

   상기 메탈 패턴에 의해 전기적으로 연결된 실리콘 박막과 세라믹 기판의 상면을 외부 환경으로부터 보호하기 위한 봉지를 수행한 후 각각의 패키지로 분리하는 단계;

   상기 분리된 각 패키지의 저면인 각 비아홀에 대응하여 솔더볼을 각각 부착하여 실리콘 박막의 각 회로와 상기 솔더볼을 상호 통전시키는 단계:가 포함되어 진행됨을 특징으로 하는 반도체 패키지의 제조 방법.
2. 제 1 항에 있어서,

   봉지를 수행하기 전 실리콘 박막의 상면에 절연층을 형성하는 단계;

   상기 절연층의 상면에 별도의 실리콘 박막을 부착하는 단계;

   상기 별도의 실리콘 박막 상에 각종 회로를 형성하는 단계;

   상기 각종 회로가 형성된 별도의 실리콘 박막 상면과 그 하부에 위치되는 실리콘 박막과 연결된 메탈 패턴의 상면에 메탈 패턴을 도포하는 단계;

   에칭 작업을 통해 상기 하부에 위치되는 메탈 패턴과 상부에 위치되는 메탈 패턴을 상호 전기적으로 통전시키는 단계:가 더 포함되어 진행됨을 특징으로 하는 반도체 패키지의 제조 방법.
3. 내부에 시그널 메탈(Signal Metal)이 도포된 다수의 비아홀(Via Hall)이 각각 관통 형성되고, 상기 비아홀의 일단인 그 저면에는 외부 단자의 역할을 수행하는 다수의 솔더 볼(Solder Ball)이 부착되어 이루어진 세라믹 기판(Ceramic Substrate);

   상기 세라믹 기판상에 도포되어 소정의 접착성을 가지는 절연층;

   상기 절연층에 부착된 상태로써 각종 회로가 형성된 반도체 칩;

   일단이 상기 반도체 칩의 각 회로와 연결되고, 타단은 세라믹 기판에 형성된 각 시그널 메탈과 전기적으로 연결되는 메탈 트레이스(Metal Trace);

   상기 반도체 칩 및 메탈 트레이스를 외부 환경으로부터 보호하도록 봉지하는 봉지재:가 포함되어 구성된 반도체 패키지.
4. 제 3 항에 있어서,

   각종 회로가 형성된 반도체 칩의 상면에 도포되어 소정의 접착성을 가지는절연층;

   상기 절연층의 상면에 부착된 상태로써 각종 회로가 형성된 별도의 반도체 칩;

   일단이 상기 별도 반도체 칩의 각 회로와 연결되고, 타단은 그 하부에 위치되는 반도체 칩의 메탈 트레이스에 대응하여 연결되는 별도의 메탈 트레이스:가 더 포함되어 구성됨을 특징으로 하는 반도체 패키지.