KR20020054637A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 접착층으로써 층간 절연막과 비트 라인(Bit line) 사이에 형성되는 절연막의 두께를 증가시키므로, 셀(Cell) 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그(Plug)층의 리세스(Recess) 발생을 방지하여 후속 공정의 배선층 형성 공정시 배선 콘택 공정이 용이하고 배선층의 단차 발생을 억제하므로 콘택 저항의 증가를 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 접착층으로써 층간 절연막과 비트 라인(Bit line) 사이에 형성되는 절연막의 두께를 증가시켜 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이고, 도 2는 종래 기술에 따른 주변 영역의 배선 플러그층의 리세스 발생을 나타내는 사진도이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크(Hard mask)층인 제 1 질화막(17) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 1 감광막을 워드 라인(Word line)이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(17), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(11)상에 게이트 산화막(13)을 개재한 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.
그리고, 전면에 식각 방지막인 제 2 질화막(19) 그리고 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 주변 영역의 제 2 질화막(19)을 선택 제거한 다음, 상기 제 2 감광막을 제거한다.
그리고, 상기 제 2 질화막(19)을 포함한 전면에 BPSG(Boron Phosphor Silicate Glass)층(21)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 3 감광막을 비트 라인(Bit line)의 제 1 플러그층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 BPSG층(21)과 제 2 질화막(19)을 선택 식각하여 제 1 콘택홀을 형성한 다음, 상기 제 3 감광막을 제거한다.
그리고, 상기 제 1 콘택홀을 포함한 BPSG층(21)상에 제 2 다결정 실리콘층을 형성한 다음, 상기 BPSG층(21)을 식각 종말점으로 상기 제 2 다결정 실리콘층을 전면 식각하여 제 1 플러그층(23)을 형성한다.
이어, 상기 제 1 플러그층(23)을 포함한 BPSG층(21)상에 TEOS(Tetra Ethyl Ortho Silicate)층(25)과 제 4 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 4 감광막을 셀 영역의 비트 라인의 제 2 플러그층과 주변 영역의 배선 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 TEOS층(25), BPSG층(21) 및 제 1 질화막(17)을 선택 식각하여 제 2 콘택홀을 형성한 다음, 상기 제 4 감광막을 제거한다.
그리고, 상기 제 2 콘택홀을 포함한 TEOS층(25)상에 제 1 텅스텐(W)층을 형성한 다음, 상기 TEOS층(25)을 식각 종말점으로 상기 텅스텐층을 전면 식각하여 제 1 텅스텐 플러그층(27)을 형성한다.
도 1b에서와 같이, 상기 제 1 텅스텐 플러그층(27)을 포함한 TEOS층(25)상에80 ∼ 120Å 두께의 접착층인 Tin층(29), 제 2 텅스텐층(31) 및 제 5 감광막(33)을 순차적으로 형성한다.
그리고, 상기 제 5 감광막(33)을 셀 영역의 비트 라인이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(33)을 마스크로 상기 제 2 텅스텐층(31)과 Tin층(29)을 선택 식각하여 비트 라인을 형성한 다음, 상기 제 5 감광막(33)을 제거한다.
여기서, 상기 비트 라인 형성 공정시 도 2에서와 같이, 상기 제 2 텅스텐층(31)의 잔류층 발생을 방지하기 위하여 상기 Tin층(29)까지 SF6가스로 상기 제 2 텅스텐층(31)을 식각하기 때문에 주변 영역의 제 1 텅스텐 플러그층(27)도 식각되어 800 ∼1000Å로 리세스(Recess)된다.
그리고, 상기 SF6가스는 텅스텐과 Tin의 식각 선택비가 10:1이고, 상기 Tin층(29)을 BCl3/Cl2가스로 식각한다.
종래의 반도체 소자의 제조 방법은 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층도 식각되어 리세스가 발생되기 때문에 후속 공정의 배선층 형성 공정시 배선 콘택 공정이 어렵고 배선층의 단차로 콘택 저항이 증가되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 접착층으로써 층간절연막과 비트 라인 사이에 형성되는 절연막의 두께를 증가시키므로 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층의 리세스 발생을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
도 2는 종래 기술에 따른 주변 영역의 배선 플러그층의 리세스 발생을 나타내는 사진도
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
도 4는 본 발명의 실시 예에 따른 배선 플러그층을 나타내는 사진도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41 : 반도체 기판 13, 43 : 게이트 산화막
15, 45 : 워드 라인 17, 47 : 제 1 질화막
19, 49 : 제 2 질화막 21, 51 : BPSG층
23, 53 : 제 1 플러그층 25, 55 : TEOS층
27, 57 : 제 1 텅스텐 플러그층 29, 59 : TiN층
31, 61 : 제 2 텅스텐층 33, 63 : 제 5 감광막
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 선택 식각하여 주변 영역에 배선 콘택홀을 형성하며 셀 영역에 비트 라인 콘택홀을 형성하는 단계, 상기 배선 콘택홀에 제 1 플러그층을 형성하며 상기 비트 라인 콘택홀에 제 2 플러그층을 형성하는 단계, 상기 제 1 플러그층의 식각 방지막을 전면에 형성하는 단계, 상기 식각 방지막 상에 도전층을 형성하는 단계 및 상기 도전층과 식각 방지막을 선택 식각하여 상기 제 2 플러그층과 전기적으로 연결된 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이고, 도 4는 본 발명의 실시 예에 따른 배선 플러그층을 나타내는 사진도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 반도체 기판(41)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 1 질화막(47) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(47), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(41)상에 게이트 산화막(43)을 개재한 워드 라인(45)을 형성한 후, 상기 제 1 감광막을 제거한다.
그리고, 전면에 식각 방지막인 제 2 질화막(49) 그리고 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 주변 영역의 제 2 질화막(49)을 선택 제거한 다음, 상기 제 2 감광막을 제거한다.
그리고, 상기 제 2 질화막(49)을 포함한 전면에 BPSG층(51)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 3 감광막을 비트 라인의 제 1 플러그층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 BPSG층(51)과 제 2 질화막(49)을 선택 식각하여 제 1 콘택홀을 형성한 다음, 상기 제 3 감광막을 제거한다.
그리고, 상기 제 1 콘택홀을 포함한 BPSG층(51)상에 제 2 다결정 실리콘층을 형성한 다음, 상기 BPSG층(51)을 식각 종말점으로 상기 제 2 다결정 실리콘층을 전면 식각하여 제 1 플러그층(53)을 형성한다.
이어, 상기 제 1 플러그층(53)을 포함한 BPSG층(51)상에 1000 ∼ 3000Å 두께의 TEOS층(55)과 제 4 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 4 감광막을 셀 영역의 비트 라인의 제 2 플러그층과 주변 영역의 배선 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 TEOS층(55), BPSG층(51) 및 제 1 질화막(47)을 선택 식각하여 제 2 콘택홀을 형성한 다음, 상기 제 4 감광막을 제거한다.
그리고, 상기 제 2 콘택홀을 포함한 TEOS층(55)상에 제 1 텅스텐층을 형성한 다음, 상기 TEOS층(55)을 식각 종말점으로 상기 텅스텐층을 전면 식각하여 제 1 텅스텐 플러그층(57)을 형성한다.
도 3b에서와 같이, 상기 제 1 텅스텐 플러그층(57)을 포함한 TEOS층(55)상에 300 ∼ 700Å 두께의 접착층인 Tin층(59) 그리고 800 ∼ 1200Å 두께의 제 2 텅스텐층(61) 및 제 5 감광막(63)을 순차적으로 형성한다.
그리고, 상기 제 5 감광막(63)을 셀 영역의 비트 라인이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
도 3c에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(63)을 마스크로 상기 제 2 텅스텐층(61)과 Tin층(59)을 선택 식각하여 비트 라인을 형성한 다음, 상기 제 5 감광막(63)을 제거한다.
여기서, 상기 비트 라인 형성 공정에 있어서, 상기 제 2 텅스텐층(61)의 잔류층 발생을 방지하기 위하여 상기 Tin층(59)까지 SF6가스로 상기 제 2텅스텐층(61)의 식각 공정시, 상기 Tin층(59)이 종래의 Tin층(59)보다 두께가 증가되었기 때문에 도 4에서와 같이, 상기 주변 영역의 제 1 텅스텐 플러그층(57)은 식각되지 않는다.
그리고, 상기 Tin층(59)을 BCl3/Cl2가스로 식각한다.
본 발명의 반도체 소자의 제조 방법은 접착층으로써 층간 절연막과 비트 라인 사이에 형성되는 절연막의 두께를 증가시키므로, 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층의 리세스 발생을 방지하여 후속 공정의 배선층 형성 공정시 배선 콘택 공정이 용이하고 배선층의 단차 발생을 억제하므로 콘택 저항의 증가를 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 셀 영역과 주변 영역이 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 선택 식각하여 주변 영역에 배선 콘택홀을 형성하며 셀 영역에 비트 라인 콘택홀을 형성하는 단계;상기 배선 콘택홀에 제 1 플러그층을 형성하며 상기 비트 라인 콘택홀에 제 2 플러그층을 형성하는 단계;상기 제 1 플러그층의 식각 방지막을 전면에 형성하는 단계;상기 식각 방지막 상에 도전층을 형성하는 단계;상기 도전층과 식각 방지막을 선택 식각하여 상기 제 2 플러그층과 전기적으로 연결된 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막을 300 ∼ 700Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |