KR20020053540A - 반도체 소자의 액티브 영역 형성 방법 - Google Patents

반도체 소자의 액티브 영역 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 액티브 영역 형성 방법에 관한 것으로, 반도체 기판을 소자 분리 영역과 소자 형성 영역으로 나누어 정의하고 소자 형성 영역을 PMOS 영역과 NMOS 영역으로 정의 하기 위하여, 반도체 기판 전반에 p-웰을 형성한 후 소정 영역을 식각하여 트랜치를 형성한 뒤 트랜치의 측벽에 소자 분리막으로 사용할 스페이서를 형성하고, 인-시투 도프트 SEG(Selective Epitaxial Growth) 공정으로 트랜치의 저면을 성장시켜 n-웰을 형성함으로써 단 한 번의 마스크 공정만으로 액티브 영역과 필드 영역을 정의함과 동시에 n-웰 및 p-웰을 형성할 수 있고, 높은 종횡비(Aspect ratio)에 의한 트랜치 매립의 어려움을 근본적으로 해결하며, p-웰과 인접한 필드 영역의 측벽 처리를 별도로 진행할 수 있고, 트랜지스터가 형성될 액티브 영역의 표면에 영향을 전혀 주지 않으면서도 n-웰 저면에 대한 도핑 처리를 할 수 있어 공정의 신뢰성을 높이면서 용이하게 실시할 수 있는 반도체 소자의 액티브 영역 형성 방법이 개시된다.

Description

반도체 소자의 액티브 영역 형성 방법{Method of forming a active region in a semiconductor device}
본 발명은 반도체 소자의 액티브 영역 형성 방법에 관한 것으로, 특히 웰 형성 및 소자 분리막 형성 공정을 단 한번의 마스킹(Masking) 작업으로 실시할 수 있는 반도체 소자의 액티브 영역 형성 방법에 관한 것이다.
반도체 소자의 집적도가 고집적화 됨에 따라, 종랭의 방법으로는 웰(Well) 및 소자 분리막(Isolation)을 형성하는데 있어서 어려움이 있다.
첫째, 안정한 트랜지스터의 구동을 위해 요구되는 웰의 깊이가 얕아(Shallow)진다.
현행의 웰 구조는 기존의 CMOS 트랜지스터에 부합하는 구조로 되어 있다. 현재 트랜지스터 구조는 과거와 비교하여 깊은 접합의 소오스/드레인(Deep Source Drain)이 현격히 얕아(Shallow)졌으며, 접합(Junction)의 측면뿐만 아니라 깊이 방향까지도 펀치 스톱 이온 주입(Punch stop IMP) 등을 통하여 엄격히 조절(Define)하는 쪽으로 변화하고 있다. 따라서, 현재의 수 ㎛ 깊이의 웰 구조는 의미가 퇴색한 상태이며, 도핑(Doping) 기술을 통하여, 수 천 Å깊이의 웰만으로도 모든 요구를 만족시킬 수 있으며, 트랜지스터의 정상적 구동이 허용되는 웰의 최소 깊이는 앞으로도 꾸준히 감소한다.
둘째, 반도체 소자의 고집적화에 되어 감에 따라, 필드 산화막을 형성하는 방법도 LOCOS를 이용한 방법 대신에 STI(Shallow trench isolation)을 이용하고 있지만, 디자인 룰이 0.1㎛이하인 소자의 구조에서는 STI를 이용한 필드 산화막 형성 방법도 적용이 어려워지고 있다.
STI 공정의 문제점은 트랜치를 절연 물질로 매립(Gap-fill)하는 공정과 트랜치 매립 과정에서 발생하는 스트레스(Stress)가 후속 공정 및 트랜지스터의 구동에 영향을 준다는 것이다.
트랜치 매립에 대해 새로운 물질의 적용이나 공정 방법에 대한 연구가 진행중이나. 현재까지 디자인 룰이 0.1㎛ 이하인 소자에 대한 확실한 대안은 공식적으로 발표된 바 없다. 트랜치 매립 특성을 향상시킬 수 방법은 트랜치의 종횡비(Trench aspect ratio)를 감소시키는 것인데, 결국, 이에 의하여 집적도가 크게 영향을 받을 수 있다. 또한, 스트레스(Stress)는 주로 반도체 기판 표면(Surface)근처의 액티브(Active) 영역이나 액티브 영역 주변에 가해지거나, 트랜치 저면에 가해진다. 종래에는 디자인 룰이 0.1㎛ 이상인 소자에서는 액티브 영역의 폭(Active width)이 충분히 넓기 때문에 응력의 영향이 상대적으로 미약했으나, 디자인 룰이 0.1㎛ 이하인 소자에서는 응력에 의한 캐리어 모빌리티(Carrier mobility) 감소 및 결함 발생 등 전기적 특성과 후속 공정 모두에 좋지 않은 영향을 준다.
셋째, 반도체 소자의 고집적화에 의하여, 액티브 영역/필드 영역(Active/field) 경계의 측벽(Sidewall) 처리의 중요성이 강조되고 있다.
반도체 소자의 집적도가 올라갈수록, 액티브/필드의 경계처리 즉, STI의 경우, 트랜치 측벽(Trench sidewall) 처리가 중요해지며, 효과적인 측벽 처리를 위해서는 n-웰의 측벽과 p-웰의 측벽을 별도로 처리할 수 있어야 하지만, 현행 STI 공정으로는 이를 만족시킬 수 없다.
특히, 디자인 룰이 0.1㎛ 이하인 반도체 소자에서는 종래에 나타나지 않은 INWE 현상이 트랜지스터의 특성 열화에 중요한 원인이 된다.
NMOS 트랜지스터에서 발생하는 INWE의 원인은 필드 영역 및 액티브 영역의 탑폴러지(Topology)와 연관된 측면과 웰 불순물(Well dopant)인 보론(Boron)이 액티브/필드(Active/field) 경계로의 확산되는 것에 의한 측면 등이 있으며, 탑폴러지(Topology) 관련 문제(Issue)는 개선이 가능하나, 불순물 확산 관련 문제에 대해서는 뚜렷한 대안이 없다.
p-웰 불순물인 보론과 관련된 NMOS 트랜지스터에서의 INWE 발생은 주로 액티브/필드 경계근처에서 액티브 영역내부의 보론이 필드 영역으로 확산됨에 따라 경계근처의 액티브 영역내부의 boron농도가 급격히 감소하기 때문이다. 즉, 액티브 영역내의 보론 농도 저하, 다시 말해서, p-웰에서의 보론 농도 저하는 그만큼의 접합 깊이(Junction depth) 증가를 불러오고, 집적도 증가에 편승한 트랜지스터 사이즈의 감소는 이러한 액티브/필드 경계 근처에서의 접합 깊이(Junction depth) 변화의 영향을 증가시키는 결과를 낳는다. 여러 영향 중 대표적인 것이 INWE이며, 이는 게이트 폭(Gate width) 감소에 따라 문턱 전압(Threshold voltage)이 급격하게 감소하는 현상이다. 따라서, p-웰 측벽 혹은 이에 인접한 소자 분리막(Isolation layer)에 대한 적절한 불순물 추가만으로도 이러한 문제는 근본적으로 해결이 가능하지만, 현재의 ISO 혹은 STI 공정으로는 각각의 웰 타입(Well type)에 대한 액티브/필드의 경계부 처리가 불가능하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판 전반에 p-웰을 형성한 후 소정 영역을 식각하여 트랜치를 형성한 뒤 트랜치의 측벽에 소자 분리막으로 사용할 스페이서를 형성하고, 인-시투 도프트 SEG(Selective Epitaxial Growth) 공정으로 트랜치의 저면을 성장시켜 n-웰을 형성함으로써 단 한 번의 마스크 공정만으로 액티브 영역과 필드 영역을 정의함과 동시에 n-웰 및 p-웰을 형성할 수 있고, 높은 종횡비(Aspect ratio)에 의한 트랜치 매립의 어려움을 근본적으로 해결하며, p-웰과 인접한 필드 영역의 측벽 처리를 별도로 진행할 수 있고, 트랜지스터가 형성될 액티브 영역의 표면에 영향을 전혀 주지 않으면서도 n-웰 저면에 대한 도핑 처리를 할 수 있어 공정의 신뢰성을 높이면서 용이하게 실시할 수 있는 반도체 소자의 액티브 영역 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1k은 본 발명에 따른 반도체 소자의 액티브 영역 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판1a: 트랜치
2 : 제 1 산화막3 : p-웰
4 : 측벽막5 : 제 2 산화막
50 : 필드 산화막6 : 에피 성장층
60 : n-웰7 : 제 3 산화막
8 : 제 4 산화막9 : 제 5 산화막
본 발명에 따른 반도체 소자의 액티브 영역 형성 방법은 p타입 불순물이 도핑된 반도체 기판 상에 제 1 산화막을 형성하는 단계, 제 1 산화막 및 반도체 기판의 소정 영역을 식각하여 트랜치를 형성하는 단계, 웰 측벽 처리를 실시하여 트랜치의 측벽에 측벽막을 형성하는 단계, 트랜치를 포함한 전체 상에 제 2 산화막을 형성하는 단계, 전면 식각으로 트랜치의 측벽에만 제 2 산화막을 잔류시키고, 트랜치의 저면을 노출시키는 단계, 인-시투 도프트 SEG 공정으로 트랜치의 저면을 성장시켜 에피 성장층을 형성하는 단계 및 에피 성장층을 포함한 전체 상에 제 3 산화막을 형성한 후 반도체 기판의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 반도체 기판 상의 제 1 내지 제 3 산화막을 제거함으로써 에피 성장층이 n-웰 영역이 되고, 트랜치의 측벽에 잔류하는 제 2 산화막이 필드 산화막이 되는 단계로 이루어진다.
트랜치는 n-웰이 형성될 액티브 영역의 폭과 n-웰의 양쪽 가장자리에 형성될 2개의 필드 산화막의 폭을 합친 길이 만큼의 폭을 형성한다. 트랜치를 형성한 후에는 트랜치의 측면에 불순물 이온 주입을 실시하여 불순물의 농도를 증가시켜 줄 수 있다. 제 2 산화막은 습식 식각에 의해 트랜치의 측벽에 잔류하는 두께가 최종 필드 산화막의 목표 폭과 일치하도록 두께를 조절하여 형성한다. 전면 식각을 실시한 후 노출된 트랜치의 저면에 n타입의 불순물을 도핑한다. 인-시투 도프트 SEG 공정은 P 또는 As를 불순물로 사용하며, 확산 억제 측면을 고려할 경우 As를 불순물로 사용한다. 에피 실리콘층은 상기 반도체 기판의 표면보다 높게 형성하며, 에피 성장층을 형성한 후에 열공정으로 에피 성장층 및 제 2 산화막의 계면 특성을 향상시킨다. 화학적 기계적 연마를 실시한 후 열 산화 공정으로 전체 상부에 희생 산화막을 형성한 후 습식 식각으로 희생 산화막을 제거하여 반도체 기판 표면의 결함층 및 표면 프로파일을 개선한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1k은 본 발명에 따른 반도체 소자의 액티브 영역 형성 방법을설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1)에 p-웰 형성을 위한 p 타입의 불순물을 도핑한 후에 전체 상부에 수 천 Å의 제 1 산화막(2)을 형성한다. 이후 p-웰의 불순물 양을 증가시킬 경우에는 제 1 산화막(2)을 형성하기 전에 패드 산화막(도시하지 않음)을 형성할 수도 있다.
도 1b를 참조하면, 소자 분리막 및 n-웰이 형성될 영역의 제 1 산화막(2)을 제거한 후 반도체 기판(1)을 식각하여 트랜치(1a)를 형성한다. 트랜치(1a)를 형성함으로써 트랜치(1a)가 형성되지 않은 반도체 기판(1)의 영역은 p-웰(3)로써 액티브 영역으로 정의된다.
이때, 트랜치(1a)는 n-웰이 형성될 액티브 영역의 폭과 n-웰의 양쪽 가장자리에 형성될 필드 산화막의 폭을 합친 길이 만큼의 폭으로 형성한다. 따라서, 마스킹(Masking) 공정에 대한 공정 마진(Margin)을 확보할 수 있어 트랜치(1a) 형성을 위한 식각 공정 영시 종래의 STI 공정과 비교하여 용이해진다.
도 1c를 참조하면, 트랜치(1a)를 형성하면서 노출된 반도체 기판(1)의 측벽 즉 p-웰의 측벽에 웰 측벽 처리를 실시하여 측벽막(4)을 형성한다.
웰 측벽 처리는 액티브/필드 계면에서 발생하는 계면 전하를 감소시키기 위한 것으로, 측벽막(4)은 산화공정을 통한 양질의 자연산화막을 사용하는 것이 일반적이다.
이때, INWE의 원인인 p-웰의 보론 불순물 농도의 감소에 대한 해결책으로 웰 측벽 처리를 실시하기 전이나 후에 보론을 이온 주입하여 보론의 불순물 농도를 증가시킨다. 이때, 이온 주입 공정은 보론을 반도체 기판(1)으로 비스듬하게 주입하여 트랜치(1a) 측벽의 불순물 농도를 증가시킨다.
도 1d를 참조하면, 전체 상부에 제 2 산화막(5)을 형성한다. 이때, 트랜치(1a)의 측벽에 형성되는 제 2 산화막(5)은 후속 공정에 의해 필드 산화막이 된다. 따라서, 트랜치(1a)의 측벽에 형성된 제 2 산화막(5)의 두께가 필드 산화막의 최대 폭이 되므로 최종 공정에서 형성할 필드 산화막의 폭을 고려하여 제 2 산화막(5)의 형성 두께를 결정한다.
도 1e를 참조하면, 선택적 에피 성장을 실시하기 위하여, 전면 식각을 실시하여 제 2 산화막(5), 및 측벽막(4)을 제거해 트랜치(1a)의 측벽에만 제 2 산화막(5) 및 측벽막(4)을 잔류시키고, 트랜치(1a)의 저면은 노출시킨다.
전면 식각에 의해 트랜치(1a)의 측벽에만 잔류하는 제 2 산화막(5)이 필드 산화막이 될 부분이며, 잔류하는 제 2 산화막(2)의 두께는 필드 산화막의 두께가 된다. 또한, 전면 식각에 의해 노출되는 트랜치(1a)의 저면부가 n-웰이 형성될 영역이 된다. 이때, 후속 공정에서 선택적 에피 성장을 용이하게 실시하기 위하여 트랜치(1a)의 측벽에 잔류하는 제 2 산화막(5)의 식각 각도가 수직이 되도록 전면 식각의 공정 조건을 조절한다.
추가적으로, 후속 공정에서 형성될 n-웰의 저면에 대한 불순물 농도의 조절을 위하여 추가 이온 주입 공정이 필요할 경우에는 전면 식각을 실시한 후에 실시한다.
도 1f를 참조하면, 인-시투 도프트 선택적 에피 성장(Selective epitaxialgrowth; SEG)을 실시하여 트랜치(1a)의 노출된 저면 상에 에피 성장층(6)을 형성한다. 이때 에피 성장층(6)은 이미 형성되어 있는 p-웰(3)의 높이 즉 반도체 기판(1)의 표면보다 높게 형성한다.
인-시투 도프트 SEG 공정은 P 또는 As를 불순물로 사용하는데, As를 불순물로 사용하는 것이 확산 억제 측면에서 유리하다.
도 1g를 참조하면, 열공정으로 에피 성장층(6)을 포함한 전체 상에 제 3 산화막(7)을 형성한다. 이때, 열공정은 에피 성장층(6)과 제 2 산화막(5)간의 계면 특성을 향상시키기 위하여 실시한다. 다시 말해, 최종 공정에서의 n-웰과 필드 산화막간의 계면 특성을 향상시키기 위하여 실시한다.
도 1h를 참조하면, 전체 상부에 제 4 산화막(8)을 증착한다. 제 4 산화막(8)은 후속 공정에서 평탄화를 위한 화학적 기계적 연마를 용이하게 실시하기 위해서 형성한다.
도 1i를 참조하면, 반도체 기판(1)의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 반도체 기판(1) 상의 제 1 내지 제 4 산화막(2, 5, 7 및 8)을 제거하고, 반도체 기판(1)의 표면보다 높게 성장된 에피 성장층(6)을 제거하여 평탄화한다. 이로써, p-웰(3), n-웰(60) 및 필드 산화막(50)이 형성된다.
도 1j를 참조하면, 화학적 기계적 연마에 의한 반도체 기판(1)의 손상층 및 표면 프로파일(Well surface profile)을 향상시키기 위하여 산화 공정을 실시해 희생 산화막으로 제 5 산화막(9)을 형성한다.
도 1k를 참조하면, 습식 식각으로 제 5 산화막(9)을 제거한다.
상기의 공정에서, 트랜치를 형성하기 위한 단 한 번의 마스크 공정만으로 액티브 영역과 필드 영역을 정의하고, 또한 액티브 영역을 p-웰 및 n-웰로 형성할 수 있다. 또한, 종횡비가 높아짐에 따른 트랜치로의 절연물질 매립 문제를 근본적으로 해결하며, p-웰과 인접한 필드 영역의 측벽 처리를 별도로 진행할 수 있고, 트랜지스터가 형성될 액티브 영역의 표면에 스트레스를 주지 않으면서도 n-웰 저면에 대한 도핑을 실시할 수 있다.
상술한 바와 같이, 본 발명은 인-시투 도프트 SEG 공정을 이용하여 CMOS 제조 공정에서의 웰 형성 및 소자 분리(Isolation) 공정을 단 한 번의 마스킹(Masking) 작업으로 해결함으로써, 공정의 난이도를 낮추면서 단순화하고, p-웰 측벽에 추가로 불순물을 이온 주입할 수 있어 NMOS에서의 INWE를 효과적으로 억제하여 전기적 특성을 향상시키는 효과가 있다.

Claims (9)

  1. p타입 불순물이 도핑된 반도체 기판 상에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막 및 상기 반도체 기판의 소정 영역을 식각하여 트랜치를 형성하는 단계;
    웰 측벽 처리를 실시하여 상기 트랜치의 측벽에 측벽막을 형성하는 단계;
    상기 트랜치를 포함한 전체 상에 제 2 산화막을 형성하는 단계;
    전면 식각으로 상기 트랜치의 측벽에만 상기 제 2 산화막을 잔류시키고, 상기 트랜치의 저면을 노출시키는 단계;
    인-시투 도프트 SEG 공정으로 상기 트랜치의 저면을 성장시켜 에피 성장층을 형성하는 단계 및
    상기 에피 성장층을 포함한 전체 상에 제 3 산화막을 형성한 후 상기 반도체 기판의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 상기 반도체 기판 상의 제 1 내지 제 3 산화막을 제거함으로써 상기 에피 성장층이 n-웰 영역이 되고, 상기 트랜치의 측벽에 잔류하는 상기 제 2 산화막이 필드 산화막이 되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  2. 제 1 항에 있어서,
    상기 트랜치는 상기 n-웰이 형성될 액티브 영역의 폭과 상기 n-웰의 양쪽 가장자리에 형성될 2개의 상기 필드 산화막의 폭을 합친 길이 만큼의 폭을 형성하는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  3. 제 1 항에 있어서,
    상기 트랜치를 형성한 후 상기 트랜치의 측면에 불순물 이온 주입을 실시하여 불순물의 농도를 증가시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 산화막은 습식 식각에 의해 상기 트랜치의 측벽에 잔류하는 두께가 최종 필드 산화막의 목표 폭과 일치하도록 두께를 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  5. 제 1 항에 있어서,
    상기 전면 식각을 실시한 후 노출된 트랜치의 저면에 n타입의 불순물을 도핑하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  6. 제 1 항에 있어서,
    상기 인-시투 도프트 SEG 공정은 P 또는 As를 불순물로 사용하며, 확산 억제 측면을 고려할 경우 As를 불순물로 사용하는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  7. 제 1 항에 있어서,
    상기 에피 실리콘층은 상기 반도체 기판의 표면보다 높게 형성하는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  8. 제 1 항에 있어서,
    상기 에피 성장층을 형성한 후에 열공정으로 상기 에피 성장층 및 상기 제 2 산화막의 계면 특성을 향상시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
  9. 제 1 항에 있어서,
    상기 화학적 기계적 연마를 실시한 후 열 산화 공정으로 전체 상부에 희생산화막을 형성한 후 습식 식각으로 상기 희생 산화막을 제거하여 상기 반도체 기판 표면의 결함층 및 표면 프로파일을 개선하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 액티브 영역 형성 방법.
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