KR20020048306A - 리프로그래머블 테스터, 디버거 및 버스 모니터를 갖는칩상의 무선 시스템을 구현하는 장치 및 방법 - Google Patents

리프로그래머블 테스터, 디버거 및 버스 모니터를 갖는칩상의 무선 시스템을 구현하는 장치 및 방법 Download PDF

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Abstract

칩상의 무선 통신 시스템(20)은 시스템 버스(24)와, 상기 시스템 버스(24)에 연결되는 고정 함수 프로세서들(32)의 세트와, 상기 시스템 버스(24)에 연결되는 내장 프로세서(28)와, 상기 시스템 버스(24)에 연결되는 재구성 가능한 로직(30)을 포함한다. 상기 재구성 가능한 로직(30)은 동작모드와 진단 모드를 지원한다. 동작모드에서, 시스템은 다른 무선 인터페이스 프로토콜들 및 데이터율을 지원하기 위해 동작한다. 진단모드에서, 시스템은 교호적으로 시스템을 테스트하고, 시스템을 디버그하며, 시스템내에서 버스 운동를 감시한다.

Description

리프로그래머블 테스터, 디버거 및 버스 모니터를 갖는 칩상의 무선 시스템을 구현하는 장치 및 방법{APPARATUS AND METHOD FOR IMPLEMENTING A WIRELESS SYSTEM-ON-A-CHIP WITH A REPROGRAMMABLE TESTER, DEBUGGER, AND BUS MONITOR}
단일 칩상의 무선 통신 시스템의 구현에 대한 실질적인 장애는 내장 시스템을 테스트하고 디버깅의 문제이다. 칩상의 시스템의 테스트는 생산후에 칩에 제공되는 잘 정의된 벡터 세트들의 사용을 통하여 제조 장애를 정의함으로써 제조 처리의 완전함을 보장한다. 벡터들은 ATPG(Automatic Test Pattern Generation), 내장 로직 BIST(Built-in-Self-Test), 또는 내장 RAM BIST와 같은 여러가지 기술들을 이용하여 정의될 수 있다. 선택된 기술 형식은 테스팅 함수를 수행하기 위하여 특별한 하드웨어 구조의 사용을 정의한다.
내장 프로세서내에서 내장 소프트웨어의 디버깅은 단일-사이클 실행, 명령어삽입, 및 정지점(break pointing) 기술들을 인에이블을 시키기 위하여 추가적인 하드웨어 자원들이 요구된다. 함수들을 지원하기 위해 요구되는 하드웨어 자원들은 일반적으로 홀로 함수들에게 제공된다.
내장 무선 시스템을 위해 요구되는 다른 함수는 내장 및 공유 시스템 버스상에서 발생되는 트래픽를 감시할 수 있다. 현재, 그 함수는 "스누피(snoop)"를 위해 버스 트랜잭션들(transactions)의 특별한 형식들을 기록하는 전용 하드웨어 구조들과 보통 수행된다. 이 정보는 시스템의 버스 대역 요구들을 동조하기 위해 출력되고 사용된다.
그러므로, 테스트에 대한 현재 기술들은 전용 하드웨어에 요구되는 내장 프로세서를 디버그 및 감시하고, 능력에서 제한된다. 따라서, 칩상의 무선 통신 시스템의 테스팅(testing), 디버깅(debugging) 및 버스 모니터링(bus monitoring)을 위한 기술을 제공하는 것이 소망된다.
본 발명은 일반적으로 무선 통신에 관한 것이다. 특히, 본 발명은 리프로그래머블, 테스터, 디버거, 및 버스 모니터를 포함하는 단일 칩상에서 구현되는 무선 통신 시스템에 관한 것이다.
본 발명을 좀 더 잘 이해하기 위하여, 다음 도면들에 관련된 다음 상세한 기술이 참조된다.
도 1은 본 발명의 실시예에 따른 내장 리프로그래머블 로직 시스템 구조도.
도 2는 본 발명의 실시예에 따른 리프로그래머블 테스트 제어기를 도시한 도면.
도 3은 본 발명의 실시예에 따른 디버그 제어 구조도.
도 4는 본 발명의 다른 실시예에 따른 내장 프로세서 및 리프로그래머블 로직 시스템도.
도 5는 본 발명의 실시예에 따른 리프로그래머블 내장 프로세서 디버거를 도시한 도면.
도 6은 본 발명의 실시예에 따른 내장 시스템 및 리프로그래머블 로직 시스템 구조도.
도 7은 본 발명의 실시예에 따른 리프로그래머블 시스템 버스 감시 구조도.
참조 부호들은 도면들을 전체를 통하여 대응하는 부분들에 참조된다.
칩상의 무선 통신 시스템은 시스템 버스와, 상기 시스템 버스에 연결되는 고정 함수 프로세서들의 세트와, 상기 시스템 버스에 연결되는 내장 프로세서와, 상기 시스템 버스에 연결되는 재구성 가능한 로직을 포함한다. 상기 재구성 가능한 로직은 동작모드와 진단 모드를 지원한다. 동작모드에서, 시스템은 다른 무선 인터페이스 프로토콜들 및 데이터율을 지원하기 위해 동작한다. 진단모드에서, 시스템은 교호적으로 시스템을 테스트하고, 시스템을 디버그하며, 시스템내에서 버스 운동를 감시한다.
본 발명은 구성 및 테스트 제어기를 갖는 재구성 가능한 제어기와 재구성 가능한 로직을 포함한다. 상기 재구성 가능한 로직은 제1 모드에서 테스팅 동작들, 제2 모드에서 디버깅 동작들, 및 제3 모드에서 버스 감시 동작들을 지원한다.
본 발명은 생산 라이트 사이클에서 다른 시간에 발생되는 다수의 임시 함수들을 위한 리프로그래머블 구조를 이용한다. 테스팅이 제조 시간에 발생되고 디버깅이 계산을 되풀이하는 동안에 발생되면, 버스 감시는 생산품의 수명을 넘는 시스템 성능을 동조하기 위하여 발생될 수 있다. 칩상의 동일한 재구성 가능한 로직에 의해, 모든 함수들은 동일한 로직에 구현되고, 적당한 신호 인터페이스들은 생산되기전에 정의된다.
도 1은 본 발명의 실시예에 따른 내장 리프로그래머블 로직 시스템 구조를 도시한 것이다. 시스템(20)은 시스템 버스(24)에 부착된 프로그래머블 제어기(22)를 포함한다. 또한, 공유 메모리(26), DSP(28), 리프로그래머블 구조(30), 및 고정 ASIC 로직(32)은 시스템에 부착된다. 아래에 언급된 바와같이, 프로그래머블 제어기(22)와 DSP(28)는 단일 내장 프로세서를 형성하기 위하여 결합된다. 고정 ASIC 로직은 구성 레지스터들의 세트를 통하여 파라메타화될 수 있다. 구성 레지스터들은 최소의 오버헤드(overhead)갖는 존재하는 스캔 체인 로직을 사용하여 리셋된 후에 프로그램된다.
도 2는 도 1의 개별적인 구성들의 구조를 도시한 것이다. 도 2는 프로그래머블 제어기에 대응되는 구성 및 테스트 제어기, 리프로그래머블 구조(30)에 대응되는 리프로그래머블 로직, 및 고정 ASIC 로직(32)에 대응되는 고정 함수 로직 블럭들을 도시한 것이다.
리프로그래머블 로직(RL)(42)은 CTC(40)에 의해 제어되는 개별적인 테스트 제어기들의 구성을 위하여 사용되는 필요한 프로그래밍 메모리를 포함한다. 시스템(23)은 또한 리프로그래머블 로직(42)로부터 직렬 스캔 체인 호출을 갖는 리프로그래머블 로직 및 다중 외부 고정 로직 블럭들을 테스트하기 위한 경계 스캔 체인(BSC)를 포함한다. 주변 클럭들로의 호출이 전역 클럭 제어기(Global Clock Controller : GCC)(48)를 통한다. CTC(40)으로의 외부 호출은 조인트 테스트 호출 그룹(Jonit Test Access Group : JTAG) 규격과 같은 잘 정의된 직렬/병렬 인터페이스(50)를 통한다. CTC(40)는 주변 스캔과 구조의 구성 로직의 사용을 통하여 장애들을 발생하기 위한 리프로그래머블 구조 하드웨어를 테스트하기 위하여 기능성(functionality)을 제공한다. 추가적으로, CTC(40)는 외부 인터페이스(50)를 통하여 공급되는 구성 비트들의 응용을 통하여 잘 정의된 함수에 대한 리프로그래머블 구조를 구성하기 위해 사용된다.
도 2에서 리프로그래머블 구조 또는 RL(42)은 하드웨어 구조이고 구성 메모리의 상태에 의한 가변 기능성을 제공하는 관련 구성 메모리이다. 일시예에서, 하드웨어 구조는 재구성 상호 연결 모듈를 통하여 연결되는 프로그래머블 함수부들을 구성한다.
고정 로직 블럭들(46)은 등화, 역분산/복조, 결합, 또는 채널 디코딩과 같은 기저대역 처리 함수들을 지원하기 하기 위한 전용 하드웨어 자원들이다. 고정 로직 블럭들(46)은 기저대역 처리 함수들의 다중 알고리즘의 실현을 제공하기 위하여 구성될 수 있는 전용 파라메타화된 처리 커널들이다. GCC(48)는 블럭들에 대한 스캔체인 호출을 인에이블시키기 위하여 클럭킹(clocking) 구조들상의 필요한 제어를 고정 로직 블럭들에 제공한다.
독립 고정 로직 블럭들을 위한 개별 테스트 제어기들(52)은 관련된 고정 로직 블럭의 요구에 근거하여 선택될 수 있다. 재프로그램 가능성은 규격 테스트 방법을 위한 지원을 제공한다. 예로서, 개별 테스트 제어기들(52A-52C)은 다음 방법들을 지원하기 위하여 제공된다. 먼저, RAM BIST(RSC#1, RSC#4) 방법은 지원된다. 그 방법은 선형 피드백 쉬프트 레지스터들(Linear Feedback Shift Registers : LFSRs) 및 이동되거나(walking-one's) 교호적인(alternative) 알고리즘들에 근거한다. RAM BIST는 바람직하게는 모든 계층 RAM 실행들상에서 기능화(functionality)을 확인하기 위하여 사용된다. RAM BIST 제어기는 테스트되는 RAM의 각 단어을 위한 주소 발생, 데이터 발생 및 데이터 비교를 수행한다. 제어는 먼저 단어 위치에 특별한 데이터를 기입하는 RAM 주소들를 통하여 이동된다. RAM을 통한 제2 패스(pass)는 이전에 기입된 내용을 읽고 원하는 값에 대해 비교하기 위하여 사용된다. 많은 다른 패턴들은 RAM에서 발생될 수 있는 제조 장애들의 모든 형식의 범위를 향상시키기 위하여 사용된다.
두번째로, 로직 BIST(RSC#2) 방법이 지원된다. 로직 BIST는 격리된 로직 블럭들의 적당한 함수를 확인하기 위한 시그니쳐(signature) 분석과 관련된 LFSRs을 사용하여, RAM BIST와 유사한 기술이다. 로직 BIST 제어기는 주어진 함수 블럭의 입력에 제공되는 특별한 의사 랜덤 순서를 발생하기 위하여 사용된다. 그 다음에 함수 블럭으로부터의 출력은 출력에서 예상되는 함수의 "시그니쳐"에 대하여 비교된다. 예상되는 시그니쳐에 관련된 어떤 부정합(mismatch)은 제조 장애의 결과와 같다.
세번째로, 테스트 벡터들이 또한 지원된다. 벡터들(RSC#3)은 프로그래머블 로직에서 다중 스캔 체인들을 가로질러 파라메타화될 수 있는 전부 또는 부분 자동 테스트 패턴 발생(Automatic Test Pattern Generation : ATPG) 능력을 제공한다. ATPG 벡터 제어기는 직렬적으로 고정 로직 블럭에 스캔하고, 단일 클럭 사이클(GCC 블럭(48)에 관련하여)을 지급하고, 외부 비교를 위한 실제 결과들 밖으로 스캔하기 위한 메카니즘을 제공하는 국부 스캔 체인 제어기이다. 만약 그 블럭의 입력들이 그 제어기에 의해 제어될 수 있고 출력들이 관찰될 수 있으면, 그 전부 또는 부분 스캔 기술들은 실리콘에서 발견되는 제조 결함들에서 범위를 증가 시키기 위하여 분리하여 제공된다. 제조 테스트가 완료되면, 개별 테스트 제어기들(52)은 도 3에 도시된 바와같이, 제거되고 디버그 제어(DC) 회로(60)와 같이 교체된다. 이것은 테스트 인터페이스 신호들이 리프로그래머블 상호 연결 메쉬에 제공될 뿐만아니라 어떤 필요한 디버그 인터페이스 신호들을 그 메쉬에 제공함으로써 완성된다. 그러므로, 현재구성에 의거하여, 제어 신호들의 세트는 주어진 시간에 호출된다.
디버그 제어 회로(60)와 관련 지원 소프트웨어는 스태틱(static) 장치들의 고정 로직 블럭들(46)의 내부 상태에 가시도(visiability)를 제공한다(클럭들은 디세이블 및 유지되는 상태가 될 수 있다). 디버그 제어 회로는 잘 정의된 로직 블럭내에서 특별한 이벤트들을 감시하고 보고하는 장치이다.
회로 제조전에, 어떤 프로브 포인트들은 구축되어야 하고, 디버깅 제어 함수를 인에이블하기 위하여 데이터 선택이 제공된다. 제어기는 어떤 주어진 시간에 모니터에 대한 수정 이벤트를 선택하고, 특별한 정보(카운터 메카니즘에 의해 표시되는 이벤트의 총 시간과 같은)를 보고한다. 재구성가능한 구조는 디버거 제어기가 시간을 제어하기 충분하게 유연하다. 호출 프로브 포인터들은, 그러나, 선험적(priori)으로 정의되고 재구성가능한 상호 연결 메쉬 인터페이스에 전달되는 것이 필요하다.
제어기(22)는 시스템 설계자들을 위한 적어도 세개의 중요한 효과를 제공한다. 첫째로, 제어기(22)는 칩상의 복잡한 시스템 응용들(일반적으로 제어기 로직 자원들/다이(die) 영역에서 약 5% 오버헤드에 의해 대표되는)을 테스트하기 위하여 필요한 고정 로직 자원들의 양을 최소화한다. 두번째로, 시스템(22)은 다중 테스트 기술들을 지원함으로써 테스트 프로그램 발생에서 유연함을 제공한다. 세번째로, 시스템(22)은 향상된 디버깅 및 필트 진단 능력을 인에이블시킨다.
도 4는 본 발명의 다른 실시예에 따른 내장 프로세서 코어와 리프로그래머블 로직 시스템 구조를 도시한 것이다. 시스템(100)은 시스템 버스(104)에 연결된 내장 프로세서(102)를 포함한다. 리프로그래머블 구조(106)과 공유 메모리(108)은 또한 시스템 버스(104)에 연결된다.
도 4는 내장 프로세서들 또는 DSPs과 관련되어 제공되는 다른 임시 함수의 증명을 위한 서브 시스템(DSP 없이)을 나타낸다. 정지점(breaking-point) 또는 단일 스텝핑(single-stepping) 프로세서와 같은 함수들을 인에이블 시키기 위하여 내장 프로세서에 대한 필요한 제어 및 감시를 갖는 것에 의거한다. 프로세서(또는DSP)에 대한 필요한 신호들은 선험적(priori)으로 알려지고 프로세서 디버거 함수들을 수행함에 있어 재구성 가능한 로직에 의해 사용하기 위한 프로그래머블 상호 연결 메쉬에 전달되어야 한다.
도 5는 리프로그래머블 내장 프로세서 디버거를 위한 구조를 도시한 것이다. 시스템(102)은 외부 제어를 위한 직렬 JTAG 인터페이스(112)를 포함하는 구성 및 테스트 제어기(Configuration and Test Controller : CTC)(110)와, 필요한 프로그래밍 메모리(실제 디버거 로직의 구성을 위해 사용되는)를 포함하는 내장 목표 응용 리프로그래머블 로직(RL)(114)와, 리프로그래머블 로직(114)을 테스트하는 주변 스캔 체인(Boundary Scan Chain : BSC)(116)와, 필요한 버스/프로세서 코어 신호들에 대한 하드 배선 인터페이스를 포함한다. 개별적인 내장 코어와 버스 구조들은 마지막 하드 배선 인터페이스 요구들을 규정할 것이다.
이 구조는 규격 디버깅 기능화를 위한 지원을 제공하고, 디버깅 능력들을 인에이블시키기 위하여 마지막(고유의) 응용 및 필요한 코어 인터페이스 제어 신호들을 위한 리프로그래머블 로직 입력/출력 요구들에 의하여 단지 제한된다. 예를 들면, 단일 스텝핑은 스태틱 코어를 필요로 한다(전역 디세이블 신호가 디버거 즉, 클럭 인에이블으로부터 출력될 때 상태가 변화지 않는다), 반명에 모든 명령어들이 좀 더 많은 실행을 위한 코어의 명령 페치 로직에 다중화되는 인터페이스를 요구한다. 마지막으로, 정지점(breakpoint) 능력들은 정지점 명령어들 또는 데이터 페치들을 검출하기 위하여 코어에서 몇몇의 추가 로직을 요구할 수 있다. 이러한 함수들은 다음 로직 블럭들과 함께 일반적으로 표현된다.
첫째로, 코어(120)에 내장된 ODB_IF 블럭(118)이 있다. DBF_IF 블럭(118)은 디버깅 함수들을 코어에 지원하기 위하여 내장 프로세서 코어와 관련된 인터페이스 로직을 구축한다. 두번째로, 리프로그래머블 로직(114)에 DBG_CNTL 블럭(122)이 있다. DBG_CNTL 블럭(122)은 RL 디버거 로직에 포함되는 레지스터들을 제어하고 감시하기 위하여 외부 JTAG 인터페이스를 허용하는 제어기이다. DBG_CNTL 블럭(122)은 설치되는 정지점 레지스터들, 감시되고 직렬적으로 외부 검사되는 버스 또는 제어 신호들, 및 새로운 명령어들의 내부 검사를 허용한다. 세번째로, 리프로그래머블 로직(114)에 블럭 BLO(124) 블럭 BLI(126)가 있다. 이러한 블럭들은 정지점이 발생될 때를 결정하기 위하여 버스 및 코어로부터 데이터/주소/제어 값들을 비교하는 정지점부들로 동작한다. 어떤 임시 디버깅 함수들이 완료되면, 리프로그래머블 로직114)은 그 다음에 마지막, 고유한 응용을 위해 구성된다.
당업자는 본 발명의 실시예가 중요한 런-타임 가시성과 디버그 능력을 제공하는 것을 정확하게 인식할 것이다. 그 구조는 구현된 프로세서들에서 런타임 디버깅 지원을 위한 전용 하드웨어를 최소화한다. 게다가, 그 구조는 디버깅 자원들의 제작후의 구성 가능성(configurability)을 제공한다.
도 6은 본 발명의 다른 실시예에 따른 구현된 시스템 버스와 리프로그래머블 로직 시스템 구조를 도시한 것이다. 시스템(150)은 시스템 버스(154)에 연결되는 리프로그래머블 장치(152)를 포함한다. 장치들(156A-156N)의 세트도 또한 시스템 버스(154)에 부착된다. 버스 브리지(158)도 또한 시스템 버스(154)에 부착된다.
도 7은 도 6의 시스템에 따른 리프로그래머블 버스 감시 함수을 위한 구조를도시한 것이다. 시스템(152)은 직렬 JTAG 인터페이스(162)를 포함하는 구성 및 테스트 제어기(CTC)를 포함한다. 도 7의 시스템은 또한 필요한 프로그래밍 메모리(실제 버스 감시 함수의 구성을 위해 사용되는)를 포함하는 내장 목표 응용 리프로그래머블 로직(64)과, 리프로그래머블 로직을 테스트하는 주변 스캔 체인(BSC)(166)과, 필요한 시스템 버스 신호들에 대한 하드 배선 인터페이스을 포함한다. 이전 실시예에서와 같이, 개별 버스 구조들은 마지막 하드 배선 인터페이스 요구들을 규정한다.
이 구조는 규격 감시/제어 기능화를 위한 지원을 제공하고, 디버깅 능력들을 인에이블시키기 위하여 마지막(고유의) 응용을 위한 리프로그래머블 로직 입력/출력 요구들, 감시/제어 로직에서 사용될 수 있는 리프로그래머블 로직의 양, 및 필요한 시스템 버스 인터페이스 신호들에 대한 호출에 의하여 단지 제한된다. 예를 들면, 장애 삽입은 호환성 버스 인터페이스 제어기의 동작을 따라하기 위하여 리프로그래머블 로직(164)에 의해 달성될 수 있다. 장애는 버스 인터페이스상에서의 자애를 발생하기 위하여 임시 드라이버 응용의 프로그램을 통하여 발생될 수 있다. 순수한 감시 함수들은 리프로그래머블 로직(164)에 프로그램될 수 있고 JTAG 인터페이스(162)를 통하여 외부 감시된다. 이러한 함수들은 다음 로직 블럭들과 함께 일반적으로 표현된다.
첫째로, BMF 블럭(17)은 동적/유휴 사이클들을 카운트하고, 처리들의 목표/초기값들을 결정하며, JTAG 인터페이스에 대한 외부 감시되는 획득 데이터를 인에이블하는 프로그래머블 버스 가시 함수이다. 두번째로, BIF 블럭(172)은 시스템 버스상에서 마스터 또는 슬레이브로 나타나는 리프로그래머블 로직을 인에이블시키는 리프로그래머블 수행이다. TIRL 블럭(174)은 버스상에서 임시 응용으로서 나타나는 리프로그래머블 로직(164)을 인에이블하는 처리 초기/응답이다. 그러므로, 그 블럭은 처리를 초기화하고 응답할 수 있고, 내장 시스템 버스상에서 버스 장애들을 감시할 수 있다.
어떤 임시 버스 감시/제어 함수들이 완료되면, 리프로그래머블 로직(164)은 마지막, 고유의 응용을 위해 구성된다. 본 발명의 실시예는 런타임 감시 및 시스템 디버그 동작들을 위한 버스 감시 및 제어 함수들을 제공한다. 본 발명은 독립 버스 인터페이스 규격을 지원하는 구성 가능한 구조를 갖는다. 또한, 본 발명은 유연한 제어 함수들과 사용자 정의 감시 및 제어 능력을 제공한다. 본 발명은 내장 버스 시스템들에서 런타임 버스 감시 및 제어를 제공하기 위하여 필요한 전용 하드웨어를 최소화한다. 마지막으로, 본 발명은 버스 감시 및 제어 자원들의 제조후 구성 가능성을 제공한다.
본 발명이 런타임 구성과 구성 ASIC 로직 블럭들의 런타임 디버그 감시능력(observability) 및 제어능력(controllability)을 사용하는 것을 감시하자. 직렬 스캔 체인들은 전통적으로 제조 테스트들의 문맥에 제한되어 왔다. 본 발명은 런타임 구성, 교호적인 알고리즘 선택 및 런타임 디버그를 수행하는 방법으로서 ASIC(테이블들, 멀티플렉서 제어들, 상태 머신들, 재구성 가능한 데이터 경로들, 메모리들, 순서 상태 요소들, 및 어떤 다른 휘발성 저장)의 상태를 읽고, 수정하고, 쓰기위하여 직렬 스캔 채인들을 사용한다.
설명하기 위해, 이와같은 기술은 특별한 명칭을 사용하여, 본 발명을 완전한 이해 시킨다. 본 발명을 실행하기 위해서 특별한 상세 설명은 필요치 않다는 것이 당업자에게는 명백하다. 다른 보기들에서도, 기본적인 본 발명으로부터 불필요한 혼란를 피하기 위하여 잘 알려진 회로들과 장치들이 블럭도 형식으로 도시되었다. 그러므로, 본발명의 특별한 실시예들의 상술한 기술들은 실예와 기술을 위하여 제공된다. 그것들은 속속들이 규명하고 또는 상술된 명확한 폼에 대하여 본 발명을 제한하려고 의도한 것은 아니고, 분명히 많은 변형과 변화가 상기 언급된 관점에서 가능하다. 실시예들은 본 발명의 원리 및 실제 출원을 가장 잘 설명하기 위해서 선택되고 기술되고, 그리하여 본 기술분야에 익숙한 사람들이 심사숙고된 특별한 사용에 맞도록 본 발명과 다양한 변형들을 갖는 다양한 실시예들을 가장 잘 사용할 수 있다. 본 발명의 범위는 다음의 독립항들과 그들의 종속항들에 의해 정의된다.

Claims (23)

  1. 재구성가능한 제어기에 있어서,
    구성 및 테스트 제어기; 및
    상기 구성 및 테스트 제어기에 연결되는 재구성 가능한 로직
    를 구비하되, 상기 재구성 가능한 로직은 제1 모드에서 테스팅 동작들, 제2 모드에서 디버깅 동작들, 및 제3 모드에서 감시 동작들을 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  2. 제 1 항에 있어서,
    상기 구성 및 테스트 제어기는 조인트 테스트 호출 그룹(Joint Test Access Group : JTAG) 인터페이스를 포함하는 것을 특징으로 하는 재구성 가능한 제어기.
  3. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제1 모드동안에 RAM BIST(Built In Self Test) 함수를 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  4. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제1 모드동안에 로직 BIST 함수를 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  5. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제2 모드동안에 고정 로직 블럭들과 관련하여 발생한 특별한 이벤트들을 감시하고 보고하는 것을 특징으로 하는 재구성 가능한 제어기.
  6. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제3 모드동안에 버스 감시 함수를 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  7. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제3 모드동안에 버스 에뮬레이터 함수를 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  8. 제 1 항에 있어서,
    상기 재구성 가능한 로직은 상기 제3 모드에서 처리 초기/응답 로직을 지원하는 것을 특징으로 하는 재구성 가능한 제어기.
  9. 제 1 항에 있어서,
    상기 구성 및 테스트 제어기와 재구성 가능한 로직사이에 위치한 주변 스캔 체인을 더 포함하는 것을 특징으로 하는 재구성 가능한 제어기.
  10. 칩상의 무선 통신 시스템에 있어서,
    시스템 버스;
    상기 시스템 버스에 연결되는 고정 함수 프로세서들의 세트;
    상기 시스템 버스에 연결되는 내장 프로세서; 및
    상기 시스템 버스에 연결되는 재구성 가능한 로직
    을 구비하되,
    상기 재구성 가능한 로직은 동작 모드와 진단 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  11. 제 10 항에 있어서,
    상기 고정 함수 프로세서들의 세트는 기저대역 처리를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  12. 제 10 항에 있어서,
    상기 재구성 가능한 로직은 다른 무선 인터페이스 프로토콜들 및 데이터율들을 위해 동작 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  13. 제 10 항에 있어서,
    상기 재구성 가능한 로직은 내장 소프트웨어를 디버깅하기 위하여 진단 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  14. 제 10 항에 있어서,
    상기 재구성 가능한 로직은 고정 함수 회로들을 디버깅하기 위하여 진단 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  15. 제 10 항에 있어서,
    상기 재구성 가능한 로직은 진단 테스팅 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  16. 제 10 항에 있어서,
    상기 재구성 가능한 로직은 진단 버스 감시 모드를 지원하는 것을 특징으로 하는 칩상의 무선 통신 시스템.
  17. 무선 통신 시스템을 동작시키는 방법에 있어서,
    동작모드를 위한 무선 통신 장치의 리프로그래머블 로직을 구성하는 단계; 및
    진단 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계
    를 포함하는 무선 통신 시스템을 동작시키는 방법.
  18. 제 17 항에 있어서,
    상기 재구성 단계는 디버깅 진단 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
  19. 제 18 항에 있어서,
    상기 재구성 단계는 디버깅을 위하여 직렬 스캔 채인을 이용하는 디버깅 진단 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
  20. 제 17 항에 있어서,
    상기 재구성 단계는 진단 테스팅 모드를 위한 상기 리프로그래머블을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
  21. 제 20 항에 있어서,
    상기 재구성 단계는 테스팅을 위한 직렬 스캔 체인들을 이용하는 진단 테스팅 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
  22. 제 17 항에 있어서,
    상기 재구성 단계는 진단 버스 감시 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
  23. 제 22 항에 있어서,
    상기 재구성 단계는 감시하기 위한 직렬 스캔 체인들을 사용하는 진단 버스 감시 모드를 위한 상기 리프로그래머블 로직을 재구성하는 단계를 포함하는 무선 통신 시스템을 동작시키는 방법.
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