KR20020041777A - 무전해 Ｎｉ-Ｂ 도금액, 전자장치 및 이의 제조방법 - Google Patents

무전해 Ｎｉ-Ｂ 도금액, 전자장치 및 이의 제조방법 Download PDF

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미야타마사히로
츠지무라마나부
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니시무로 타이죠
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Abstract

니켈이온, 니켈이온용 착제, 니켈이온용 환원제, 및 암모늄(NH4 +)을 포함하고, 내장된 배선구조를 가지는 전자장치의 배선의 적어도 일부에 Ni-B 합금막을 형성하기 위한 무전해 Ni-B 도금액이 제공된다. 무전해 Ni-B 도금액은 도금속도를 증가시키지 않으면서 생성된 도금막의 붕소함량을 낮출 수 있고 FCC 결정구조를 가지는 Ni-B 합금막을 형성할 수 있다.

Description

무전해 Ｎｉ-Ｂ 도금액, 전자장치 및 이의 제조방법{ELECTROLESS Ni-B PLATING LIQUID, ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 무전해 Ni-B 도금액, 전자장치 및 이의 제조방법에 관한 것이다. 더 상세하게는, 본 발명은 은 또는 구리 등의 전기 도체가 반도체 기판과 같은 기판의 표면에 형성된 배선용 미세 리세스에 내장되는 내장된 배선구조를 가진 전자장치의 배선 표면 보호용 보호막을 형성하는데 유용한 무전해 Ni-B 도금액, 및 상기 도금액을 사용하여 형성된 배선-보호막을 가진 전자장치, 및 이의 제조방법에 관한 것이다.
전자장치에서 배선을 형성하기 위한 공정으로서, 배선 및 금속(전기 도체)과의 접촉홀용 충전 트렌치를 포함하는 일명 "상감 공정"이 실제로 사용된다. 이 공정에 따르면, 알루미늄 또는, 더 최근에는 은 또는 구리와 같은 금속은 이전에 반도체 기판의 인터레벨 유전체에 형성된 배선 및 접촉홀용 트렌치에 충전된다. 그 후, 기판의 표면이 평탄해지도록 화학적 기계적 폴리싱(CMP)으로 여분의 금속을 제거한다.
이러한 공정에 의해 형성된 배선의 경우, 내장된 배선은 평탄화 공정 후 노출된 표면을 가진다. 추가의 내장된 배선구조가 이러한 반도체 기판의 배선의 노출된 표면에 형성되는 경우, 하기 문제가 발생할 수 있다. 예를 들어, 다음의 인터레벨 유전체 형성 공정에서 새로운 SiO2가 형성되는 동안, 사전형성된 배선의 노출된 표면이 산화되기 쉽다. 또한, 비어홀(via holes)을 형성하기 위해 SiO2막을 에칭함에 따라, 비어홀의 바닥에 노출된 사전형성된 배선은 에칭제, 내박피제 등으로 오염될 수 있다.
이러한 문제점들을 피하기 위하여, 통상적으로 배선이 노출된 반도체 기판의 배선부 뿐만 아니라 기판의 전체 표면에도 SiN 등의 보호막을 형성하여, 노출된 배선이 에칭제 등으로 오염되는 것을 방지하였다.
그러나, 내장된 배선구조를 가진 전자장치에서, 반도체 기판의 전체 표면에 SiN 등의 보호막을 제공하면, 인터레벨 유전체의 유전상수가 증가되어, 은 또는 구리와 같이 저-저항성 물질이 배선 재료로 사용되는 경우에도 연결이 지연되어, 전자장치의 성능이 약화될 수 있다.
이러한 관점에서, 노출된 배선의 표면을 은 또는 구리 등의 배선 재료에 대한 부착력이 우수하고, 낮은 저항성(ρ)을 가진 Ni-B 합금막으로 선택적으로 피복하는 것을 고려할 수 있다. 무전해 Ni-B 도금에 의해 도금된 Ni-B 막은 막의 붕소 함량에 따라 결정 또는 비정질 도금막일 수 있다. 이 점에서, 일반적으로 막의 붕소 함량이 10at%(원자%) 미만이면 결정성 도금막이 얻어지고, 막의 붕소 함량이 10at% 이상이면 비정질 도금막이 얻어진다.
Ni-B 도금막이 내장된 배선구조를 가진 전자장치의 배선을 보호하기 위해 사용되는 경우, 도금막은 열적으로 안정할 필요가 있다. 이런 관점에서, 붕소 함량이 10at% 미만인 결정성 도금막을 사용할 필요가 있다. 그 이유는, 결정성 Ni-B 도금막은 열처리 후에도 결정성을 유지하는 반면, 비정질 Ni-B 도금막은 열처리함에 따라 Ni-B 화합물을 형성하여 불안정한 막이 되기 때문이다.
그러나, 내장된 배선구조를 가진 전자장치의 배선을 보호하기 위해 의도한 결정성 Ni-B 막을, 붕소 함량이 낮은 도금막을 제공하기 위해 제조된 도금액을 사용하여 무전해 도금에 의해 형성하는 경우, 도금속도가 너무 높아 공정을 적절히 제어할 수 없게 된다.
이 점에서, 무전해 도금시, 반응 시간은 도금액과 도금될 물체 사이의 고체-액체 접촉시간과 동일하다. 또한, 전자장치의 배선을 보호하는데 사용되는 Ni-B 도금막은 수십 nm 내지 수백 nm로 얇아야한다. 따라서, 도금속도가 높아지면 공정제어가 더 어려워진다.
본 발명은 관련 기술분야의 상기 상황을 고려하여 완성되었다. 따라서, 본 발명의 목적은 도금속도를 증가시키지 않으면서 생성된 도금막의 붕소 함량을 낮추고, FCC(면심입방) 결정구조를 가진 Ni-B 합금막을 형성하는 무전해 Ni-B 도금액을 제공하고, 또한 배선이 도금액을 사용하여 무전해 도금되어 형성된 도금막으로 보호되는 전자장치, 및 이의 제조방법을 제공하는 것이다.
도 1은 일련의 공정 단계에서, 본 발명에 따른 전자장치에서 은 배선(interconnects)을 형성하는 실시예를 나타내는 도면;
도 2는 도금액의 pH를 암모니아수로 조절하는 경우, 도금액의 pH와 무전해 Ni-B 도금속도와의 관계, 및 도금액의 pH와 도금막의 B 함량과의 관계를 나타내는 그래프;
도 3은 도금액의 pH를 TMAH(테트라 메틸암모늄 하이드록사이드)로 조절하는 경우, 도금액의 pH와 무전해 Ni-B 도금속도와의 관계, 및 도금액의 pH와 도금막의 B 함량과의 관계를 나타내는 그래프;
도 4의 (a)는 본 발명의 도금액을 사용하여 얻은, 붕소 함량이 4.2at%인 Ni-B 합금막의 어닐링 전 X-선 회절 패턴을 나타내는 도면, (b)는 시판되는 도금액을 사용하여 얻은, 붕소 함량이 13.5at%인 Ni-B 합금막의 어닐링 전 X-선 회절 패턴을 나타내는 도면, (c)는 시판되는 도금액을 사용하여 얻은, 붕소 함량이 20at%인 Ni-B 합금막의 어닐링 전 X-선 회절 패턴을 나타내는 도면;
도 5의 (a)는 본 발명의 도금액을 사용하여 얻은, 붕소 함량이 4.2at%인 Ni-B 합금막의 어닐링 후 X-선 회절 패턴을 나타내는 도면, (b)는 시판되는 도금액을사용하여 얻은, 붕소 함량이 13.5at%인 Ni-B 합금막의 어닐링 후 X-선 회절 패턴을 나타내는 도면, (c)는 시판되는 도금액을 사용하여 얻은, 붕소 함량이 20at%인 Ni-B 합금막의 어닐링 후 X-선 회절 패턴을 나타내는 도면;
도 6의 (a)는 본 발명의 도금액을 사용하여 얻은, 붕소 함량이 4.8at%인 Ni-B 합금막의 깊이 방향에 대한 어닐링 전 AES(auger electronic stectroscopy) 분석 결과를 나타내는 도표, (b)는 (a)의 Ni-B 합금막의 깊이 방향에 대한 어닐링 후 AES 분석 결과를 나타내는 도표, (c)는 (b)의 어닐링된 Ni-B 합금막의 표면에 대한 AES 분석 결과를 나타내는 도표;
도 7의 (a)는 시판되는 도금액을 사용하여 얻은, 붕소 함량이 14.5at%인 Ni-B 합금막의 깊이 방향에 대한 어닐링 전 AES 분석 결과를 나타내는 도표, (b)는 (a)의 Ni-B 합금막의 깊이 방향에 대한 어닐링 후 AES 분석 결과를 나타내는 도표; (c)는 (b)의 어닐링된 Ni-B 합금막의 표면을 AES 분석한 결과를 나타내는 도표;
도 8은 본 발명에 따른 전자장치에서 보호막을 형성하는 다른 실시예를 나타내는 단면도;
도 9는 일정한 도금액 온도(80℃)에서, 도금액의 pH와 무전해 Ni-B 도금속도와의 관계, 및 도금액의 pH와 도금막의 B 함량과의 관계를 나타내는 그래프;
도 10은 일정한 도금액 pH(pH=10)에서, 도금액의 온도와 무전해 Ni-B 도금속도와의 관계 및 도금액의 온도와 도금막의 B 함량과의 관계를 나타내는 그래프;
도 11a 및 11b는 은 기판에 형성된 은 상감(damascene) 배선의 SEM 사진;
도 12a 및 12b는 도 11a 및 11b의 배선 상에 형성된 Ni-B 합금 보호막의 SEM사진;
도 13은 기판 도금 장치의 한 실시예를 나타내는 평면도이고;
도 14는 도 13에 나타낸 기판 도금 장치 내의 기류를 나타내는 개략도이고;
도 15는 도 13에 나타낸 기판 도금 장치 내의 영역들 사이의 기류를 나타내는 단면도;
도 16은 클린룸에 배치된 도 13에 나타낸 기판 도금 장치의 투시도;
도 17은 기판 도금 장치의 다른 실시예를 나타내는 평면도;
도 18은 기판 도금 장치의 또다른 실시예를 나타내는 평면도;
도 19는 기판 도금 장치의 또다른 실시예를 나타내는 평면도;
도 20은 반도체 기판 가공장치의 평면 구성예를 나타내는 도면;
도 21은 반도체 기판 가공장치의 다른 평면 구성예를 나타내는 도면;
도 22는 반도체 기판 가공장치의 또다른 평면 구성예를 나타내는 도면;
도 23은 반도체 기판 가공장치의 또다른 평면 구성예를 나타내는 도면;
도 24는 반도체 기판 가공장치의 또다른 평면 구성예를 나타내는 도면;
도 25는 반도체 기판 가공장치의 또다른 평면 구성예를 나타내는 도면;
도 26은 도 25에 나타낸 반도체 기판 가공장치에서 각 단계의 플로우를 나타내는 도면;
도 27은 베벨 및 배면세정기의 개략적 구성예를 나타내는 도면;
도 28은 무전해 도금 장치의 실시예의 개략적 구성을 나타내는 도면이고;
도 29는 무전해 도금 장치의 다른 실시예의 개략적 구성을 나타내는 도면;
도 30은 어닐링장치의 일실시예를 나타내는 수직 단면도;
도 31은 어닐링장치의 횡단면도.
상기 목적을 달성하기 위하여, 본 발명은 니켈이온, 니켈이온용 착제, 니켈이온용 환원제, 및 암모늄(NH4 +)을 포함하고, 내장된 배선구조를 가지는 전자장치의 배선의 적어도 일부에 Ni-B합금막을 형성하기 위한 무전해 Ni-B도금액을 제공한다.
도금액에 암모늄(NH4 +)이 포함되면, 도금막의 붕소 함량을 낮추어 FCC 결정 구조를 가진 Ni-B 합금막을 제공할 수 있고, 또한 암모늄(NH4 +)에 의해 도금속도를 낮출 수 있어 공정 제어가 용이해질 수 있다. 이 점에서, 암모늄 이온은 일반적으로 킬레이트형성을 잘 하기 때문에, 니켈이온과 착물을 형성하여 도금속도를 낮출 수 있다고 생각된다.
예를 들어, 환원제는 알킬아민 보란 또는 붕소화수소 화합물일 수 있다. 알킬아민 보란의 구체적인 예로는 디메틸아민 보란, 디에틸아민 보란 및 트리메틸아민 보란을 들 수 있다. 붕소화수소 화합물의 구체적인 예로는 NaBH4를 들 수 있다.
암모늄은 예를 들면 암모니아수로부터 제조될 수 있다.
무전해 Ni-B 도금액의 pH는 8 내지 12의 범위내로 조절될 수 있다. 따라서, 도금액의 pH를 8-12로 증가시키면, 도금막의 붕소 함량을 낮추고, FCC 결정 구조를 가진 Ni-B 합금막을 형성할 수 있다. 도금액의 pH는 바람직하게는 9-12, 보다 바람직하게는 10-12이다.
무전해 Ni-B 도금액의 온도는 50℃ 내지 90℃의 범위내로 조절될 수 있다. 도금액의 온도를 50℃ 이상으로 높이면 도금 반응이 촉진되고, 도금액의 온도를 90℃ 이하로 제어하면 도금막의 붕소 함량이 증가하는 것이 방지된다. 도금액의 온도는 55-75℃로 조절되는 것이 바람직하다.
본 발명은 또한 은, 은 합금, 구리 또는 구리 합금의 내장된 배선구조를 가진 전자장치를 제공하며, 여기서 배선의 표면은 Ni-B 합금막의 보호층으로 선택적으로 피복된다.
따라서, 배선의 표면을 선택적으로 피복하고, 은 또는 구리에 대해 높은 부착력을 가지고, 저항성(ρ)이 낮은 Ni-B 합금막의 보호막으로 배선을 보호함으로써, 내장된 배선구조를 가진 전자장치의 인터레벨 유전체의 유전 상수가 증가하는 것을 억제할 수 있다. 또한, 배선 재료로서 은 또는 구리 등의 저-저항성 물질을 사용하면, 속도 증가 및 전자장치의 치밀화를 얻을 수 있다.
본 발명은 또한 무전해 Ni-B 도금액을 사용하여 내장된 배선구조를 가지는 전자장치를 무전해도금하여 상기 전자장치의 배선의 표면에 선택적으로 Ni-B합금막의 보호층을 형성하는 단계를 포함하고; 상기 무전해 Ni-B 도금액은 상기 니켈이온, 상기 니켈이온용 착제, 상기 니켈이온용 환원제 및 암모늄(NH4 +)을 포함하는 것을 특징으로 하는 전자장치의 제조방법을 제공한다.
환원제로서 알킬아민 보란 또는 붕소화수소 화합물을 함유하는 무전해 Ni-B 도금액, 예를 들어, 환원제로서 은과 음이온성 산화반응을 일으키는 DMAB(디메틸아민 보란)를 함유하는 무전해 Ni-B 도금액으로 도금하면, 은 또는 구리 상에 선택적으로 영향을 준다고 공지되어 있다. 따라서, 도금액에 배선의 표면이 노출된 전자장치의 기판을 침지시키면, 도금이 배선의 노출된 표면 상에 선택적으로 영향을 미친다.
본 발명의 상기 및 다른 목적, 특징, 및 이점은 본 발명의 바람직한 실시형태를 실시예로서 설명하고 있는 첨부된 도면과 관련하여 하기 설명으로부터 명백해질 것이다.
본 발명의 바람직한 실시형태를 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 전자장치에서 일련의 공정 단계로 은 배선을 형성하는 실시예를 나타낸다. 도 1의 (a)에 나타낸 바와 같이, SiO2의 절연막(2)은 그 속에 전자장치가 형성된, 전자장치 기판(1) 상에 형성된 전도층(1a) 상에 침착된다. 접촉홀(3) 및 배선용 트렌치(4)는 리소그래피/에칭 기술에 의해 절연막(2)내에 형성된다. 그 후, TaN 등의 배리어 층(5)은 전체 표면에 형성되고, 구리시드층(6)은 전해도금용 전기 공급층으로서 배리어층(5)에 형성된다.
그리고 나서, 도 1의 (b)에 나타낸 바와 같이, 은(Ag) 도금은 전자장치 기판(1)의 표면에서 수행되어 접촉홀(3) 및 트렌치(4)를 은으로 충전시키고, 동시에, 절연막(2) 상에 은층(7)을 침착한다. 그 후, 절연막(2) 상의 은층(7)은 화학적 기계적 폴리싱(CMP)으로 제거되어, 접촉홀(3) 및 배선용 트렌치(4)에 충전된 은층(7)의 표면 및 절연막(2)의 표면은 실질적으로 동일한 면에 놓이게 된다. 따라서, 도 1의 (c)에 나타낸 바와 같이 구리시드층(6) 및 은층(7)으로 구성된 배선(8)은 절연층(2) 내에 형성된다.
그 다음, 기판(1)의 표면이 무전해 Ni-B 도금되어, 선택적으로 배선(8)의 노출된 표면 상에 붕소 함량이 0.01at% - 10at%인 FCC 결정 구조의 Ni-B 합금막으로 구성된 보호막(9)을 형성하여, 배선(8)을 보호한다. 보호막(9)의 두께는 일반적으로 0.1-500 nm, 바람직하게는 1-200 nm, 보다 바람직하게는 10-100 nm이다.
니켈이온, 니켈이온용 착제, 니켈이온용 환원제로서 알킬아민 보란 또는 붕소화수소 화합물, 및 암모늄(NH4 +)을 포함하는 무전해 Ni-B 도금액을 사용하고, 도금액의 pH는 8-12로 조절하고, 기판(1)의 표면을 도금액에 침지시켜, 배선(8)의 노출된 표면 상에 선택적으로 보호막(9)을 형성한다.
보호막(9)을 제공함으로써 배선(8)이 보호되면, 추가의 내장된 배선구조 형성에 있어서, 다음의 인터레벨 유전체 형성 공정에서 새로운 SiO2가 형성되는 동안 배선 표면의 산화를 방지하고, SiO2막의 에칭시 배선이 에칭제 또는 내박피제(peeling resist)로 오염되는 것을 방지할 수 있다.
또한, 배선(8)의 표면을 선택적으로 피복하고, 배선 재료로서의 은에 대한 부착력이 높고, 저항성(ρ)이 낮은 Ni-B 합금막의 보호막(9)으로 배선(8)을 보호함으로써, 내장된 배선구조를 가진 전자장치의 인터레벨 유전체의 유전상수가 증가하는 것을 억제할 수 있다. 또한, 배선 재료로서 저항이 낮은 재료인 은을 사용하면 속도가 증가하고, 전자장치의 치밀화를 얻을 수 있다.
이 실시예를 통하여, 배선 재료로서 은, 은 합금, 구리 또는 구리합금이 사용될 수 있음을 알 수 있다.
은층이 충전된 기판(1)의 표면 상에 CMP 처리를 행함에 있어서, 도 8에 나타낸 바와 같이, 비교적 넓은 배선용 트렌치에서 구리시드층(6) 및 은층(7)으로 구성된 배선(8)의 표면이 오목해지는 경우가 있다. 이러한 오목한 배선(8) 표면에 무전해 Ni-B 도금이 수행되는 경우, 오목한 공간은 Ni-B 합금막으로 구성된 보호막(9)으로 충전되어, 배선(8)의 노출이 방지될 수 있다.
무전해 Ni-B 도금에 사용하기 위한 본 발명의 도금액에 대해 하기에 자세히 설명한다. 본 발명의 도금액은 암모니아수에 의해 도금액의 pH가 8-12로 조절되어, 보호막(9)(도금막)의 붕소 함량을 10at% 미만으로 조절하여, FCC 결정 구조를 가진 보호막(9)을 제공하고, 도금속도를 낮춘다.
우선, 하기 표 1에 나타낸 바와 같이, 2가 니켈이온의 공급원으로서 0.02M의 NiSO4ㆍ6H2O, 니켈이온용 착제로서 0.02M의 DL-말산 및 0.03M의 글리신, 및 니켈이온용 환원제로서 0.02M의 DMAB(디메틸아민 보란)를 사용하고, 암모니아수를 사용하여 도금액의 pH를 5-12로 조절하여 제1도금액(본 발명의 도금액)을 제조하였다. 또한, 암모니아수 대신 pH 조절제로 널리 사용되는 TMAH(테트라메틸암모늄 하이드록사이드)를 사용하여 도금액의 pH를 5-12로 조절하는 것을 제외하고는, 제1도금액에서와 동일한 방법으로 제2도금액을 제조하였다.
제1도금액(본 발명의 도금액) 제2도금액
NiSO2ㆍ6H2O 0.02M 0.02M
DMAB 0.02M 0.02M
DL-말산 0.02M 0.02M
글리신 0.03M 0.03M
pH 암모니아수를 사용하여pH = 5 - 12 TMAH를 사용하여pH = 5 - 12
온도 60℃ 60℃
제1도금액(본 발명의 도금액) 및 제2도금액을 사용하여, 배리어층(TaN, 20nm) 및 구리막(구리, 100nm)이 스퍼터링에 의해 형성된 반도체 웨이퍼 상에 무전해 Ni-B 도금을 수행하였다. 5-12의 pH 범위 내에서 각각의 도금액의 pH를 변화시켜, 도금액의 pH와 무전해 Ni-B 도금속도와의 관계, 및 도금액의 pH와 도금막의 B(붕소) 함량과의 관계를 측정하여, 그 결과를 도 2 및 3에 나타내었다.
도 2에서 볼 수 있는 바와 같이, pH가 암모니아수로 조절된 무전해 Ni-B 도금액(제1도금액)에 있어서, pH가 8을 초과한 경우 도금속도는 크게 감소하였고, 9-12의 pH 범위에서는 100 nm/min 이하로 낮아졌다. 또한, 도금액의 pH가 8 이상으로 증가한 경우, 붕소 함량이 10at% 미만인 Ni-B 합금막을 얻을 수 있었다.
이와 대조적으로, pH가 TMAH로 조절된 무전해 Ni-B 도금액(제2도금액)의 경우에는, pH가 9를 초과할 때에는 붕소 함량이 10at% 미만인 Ni-B 합금막을 얻을 수 있었지만, 도금속도는 pH 증가와 함께 증가하였고, pH 9 초과시 상당히 높은 수준에 도달한다는 것이 도 3으로부터 명백하다.
상기 결과로부터, 내장된 배선구조를 가진 전자장치에 있어서, Ni-B 합금막의 보호막을 형성하기 위한 도금액으로서, pH가 암모니아수로 조절되어 8-12, 바람직하게는 9-12, 더 바람직하게는 10-12인 무전해 Ni-B 도금액을 사용하는 것이 바람직하다는 것을 알 수 있다.
다음으로, 표 2에 나타내 바와 같이, 2가 니켈이온의 공급원으로서 0.02M의NiSO4ㆍ6H2O, 니켈이온용 착제로서 0.02M의 DL-말산 및 0.03M의 글리신, 및 니켈이온용 환원제로서 0.02M의 DMAB(디메틸아민 보란)를 사용하고, 암모니아수를 사용하여 도금액의 pH를 10으로 조절하고, 도금액의 온도를 60℃로 조절하여 제3도금액(본 발명의 도금액)을 제조하였다.
제3도금액(본 발명의 도금액)
NiSO4ㆍ6H2O 0.02M
DMAB 0.02M
DL-말산 0.02M
글리신 0.03M
pH 암모니아수를 사용하여pH = 10
온도 60℃
제3도금액(본 발명의 도금액)을 사용하여, 배리어층(TaN, 20nm) 및 구리층(구리, 600nm)이 스퍼터링에 의해 형성된 전자장치 기판(반도체 웨이퍼) 상에 무전해 도금을 수행하였다. 따라서, 기판에 형성된 Ni-B 합금막은 두께가 40 nm이고, 붕소 함량이 4.2at%이었다. Ni-B 합금막을 산화 처리하기 전후에 시트 저항의 형태로 내산화성을 시험하였다. 그 결과를 표 3에 나타내었다.
시트 저항(mΩ/sq)
도금 후 30.5
대기 중 열처리 후 28.7
O2플라스마 회분화(ashing) 후 30.1
대기 중 열처리: 공기중, 핫플레이트, 200℃, 30분O2플라스마 회분화: 1 Torr, 800W, 250℃, 30분
표 3에서 명백한 바와 같이, 산화 처리 후 시트 저항에 있어서 실질적인 변화는 없었고, 이는 Ni-B 합금막의 우수한 내산화성을 나타낸다. 이로부터 제3도금액(본 발명의 도금액)이 내장된 배선구조를 가진 전자장치에서 Ni-B 합금막의 배선-보호막을 형성하기 위한 무전해 Ni-B 도금액으로 사용하기에 적합하다는 것을 알 수 있다.
다음으로, 표 2에 나타낸 조성을 가진 제3도금액(본 발명의 도금액)을 사용하여, 스퍼터링에 의해 배리어층(TiN, 50nm) 및 시드층(구리, 100nm)을 반도체 웨이퍼 상에 형성한 후에 두께가 500nm인 Ag 도금막을 전해질 Ag 도금액[KAg(CN)2:0.03M, KCN: 0.23M, pH=11, 도금액 온도 25℃]을 사용하고, 펄스 시스템[펄스 전류 밀도:10mA/cm2, 전압 인가 시간: 1msec 및 휴지 시간 : 10msec]을 사용하여 형성한 기판 상에 무전해 도금을 수행하였다. Ni-B 합금막은 X-선 회절계로 분석하였다. 따라서, 기판 상에 형성된 Ni-B 합금막은 두께가 40nm이고, 붕소 함량은 4.2at%이었다. 비교를 위하여, 시판되는 무전해 Ni-B 도금액을 사용하여 얻은 붕소 함량이 13.5at% 및 20at%인 두 Ni-B 합금막을 X-선 회절계로 분석하였다. 각각의 시료에 대하여, 무전해 도금 후 기판을 석영로로 도입하고, 로내에서 공기를 1x10-5Torr로 배기하고, 고순도 Ar 가스를 로로 도입한 후, 기판을 400℃에서 1시간동안 가열함으로써 열처리(어닐링)하였다. 어닐링하기 전후에 각각의 시료를 X-선 회절 분석하였다.
도 4의 (a) 및 도 5의 (a)는 어닐링 전후에 제3도금액(본 발명의 도금액)을사용하여 얻은, 붕소 함량이 4.2at%인 Ni-B 합금막의 X-선 회절 패턴을 나타내고; 도 4의 (b) 및 도 5의 (b)는 어닐링 전후에 시판되는 도금액을 사용하여 얻은, 붕소 함량이 13.5at%인 Ni-B 합금막의 X-선 회절 패턴을 나타내고; 도 4의 (c) 및 도 5의 (c)는 어닐링 전후에 시판되는 도금액을 사용하여 얻은, 붕소 함량이 20at%인 Ni-B 합금막의 X-선 회절 패턴을 나타낸다.
이들 도면으로부터, 제3도금액(본 발명의 도금액)을 사용하여 얻은, 붕소 함량이 4.2at%인 Ni-B 합금막은 어닐링 전후 모두 FCC 결정 구조를 가지는 반면, 시판되는 도금액을 사용하여 얻은, 붕소 함량이 13.5at% 및 20at%인 Ni-B 합금막은 어닐링 전에는 비정질이고, 어닐링 후에는 Ni+Ni3B(금속간 화합물)로 된다는 것이 명백하다.
따라서, X-선 회절 데이터는 제3도금액(본 발명의 도금액)을 사용하여 얻은 Ni-B 합금막은 열적으로 안정하고, 열처리 후에도 결정 구조를 유지할 수 있다는 것을 나타낸다. 이는 본 발명의 도금액이 내장된 배선구조를 가진 전자장치에서 Ni-B 합금막의 배선-보호막을 형성하기 위한 무전해 Ni-B 도금액으로 사용하기에 적합하다는 것을 나타낸다.
또한, 표 2에 나타낸 조성을 가진 제3도금액(본 발명의 도금액)을 사용하여, 배리어층(TiN, 50nm) 및 시드층(구리, 100nm)을 반도체 웨이퍼 상에 스퍼터링하여 형성한 후, 전해 Ag 도금액[KAg(CN)2:0.03M, KCN:0.23M, pH=11, 도금액 온도 25℃] 및 펄스 시스템[펄스 전류 밀도:10mA/cm2, 전압 인가 시간:1msec 및 휴지시간:10msec]을 사용하여 500nm의 두께로 Ag 도금막을 형성한 기판에 무전해 도금을 수행하였다. 따라서, 기판 상에 형성된 Ni-B 합금막은 두께가 70 nm이고, 붕소 함량이 4.8at%이었다. Ni-B 합금막의 배리어 특성을 시험하였다. 비교하기 위하여, 시판되는 무전해 Ni-B 도금액을 사용하여 얻은, 두께가 90 nm이고, 붕소 함량이 14.5at%인 Ni-B 합금막의 배리어 특성을 시험하였다. 각각의 시료에 대해, 무전해 도금 후, 기판(시료)을 석영로로 도입하고, 로 내의 대기를 1x10-5Torr로 배기하고, 고순도 Ar 가스를 로 내로 도입한 후, 400℃에서 1시간 동안 기판을 가열하여 열처리(어닐링)하였다. 어닐링 전후에 각각의 시료에 대해 AES(Auger elecronic spectroscopy) 분석을 수행하였다.
도 6의 (a)와 (b)는 제3도금액(본 발명의 도금액)을 사용하여 얻은, 붕소 함량이 4.8at%인 Ni-B 합금막의 깊이 방향에 대한 어닐링 전후의 AES 분석 결과를 나타내고; 도 6의 (c)는 (b)의 어닐링된 Ni-B 합금막의 표면에 대한 AES 분석결과를 나타낸다. 도 7의 (a)와 (b)는 시판되는 도금액을 사용하여 얻은, 붕소 함량이 14.5at%인 Ni-B 합금막의 깊이 방향에 대한 어닐링 전후의 AES 분석 결과를 나타내고; 도 7의 (c)는 (b)의 어닐링된 Ni-B 합금막의 표면에 대한 AES 분석결과를 나타낸다.
이들 도면에서 명백한 바와 같이, 시판되는 도금액을 사용하여 얻은, 붕소 함량이 14.5at%인 Ni-B 합금막의 경우, 합금막을 통해 구리가 기판으로 이동 또는 확산된 반면, 제3도금액(본 발명의 도금액)을 사용하여 얻은, 붕소 함량이 4.8at%인 Ni-B 합금 피복막에서는 이러한 구리 확산이 나타나지 않았고, 이는 본 발명의 Ni-B 합금막이 구리 확산에 대한 뛰어난 배리어로서 기능한다는 것을 나타낸다.
또한, 하기 표 4에 나타낸 바와 같이, 2가 니켈이온의 공금원으로서 0.1M의 NiSO4ㆍ6H2O, 0.1M의 DL-말산 및 니켈이온에 대한 착제로서 0.15M의 글리신, 및 니켈이온에 대한 환원제로서 0.1M의 DMAB(디메틸아민 보란)를 사용하여, 암모니아수를 사용하여 도금액의 pH를 5-10으로 조절하고, 도금액의 온도를 50-90℃로 조절하여 제4도금액(본 발명의 도금액)을 제조하였다.
제4도금액(본 발명의 도금액)
NiSO4ㆍ6H20 0.1M
DMBA 0.1M
DL-말산 0.1M
글리신 0.15M
pH 5-10
온도 50℃-90℃
제4도금액(본 발명의 도금액)을 사용하여, Ti(20nm)/TiN(70nm)/Cu(200nm)의 적층막을 이러한 순서로 실리콘 기판 상에 통상의 마그네트론 스퍼터링으로 형성시킨 후, 전해질 Ag 도금액[KAg(CN)2:0.03M, KCN:0.23M, pH=11, 도금액 온도 25℃] 및 펄스 시스템[펄스 전류 밀도: 10mA/cm2, 전압 인가 시간:1msec 및 휴지 시간:10msec]을 사용하여 두께가 500nm인 Ag 도금막을 형성시킨 시료(25mm x 50 mm)에 대해 무전해 Ni-B 도금을 수행하였다. 그 다음, Ni-B 도금 처리한 후에, 석영로에 시료를 도입하고, 로 내의 공기를 1x10-5Torr로 배기하고, 고순도 Ar 가스를 로 내로 도입한 후, 400℃에서 1시간 동안 시료를 가열하여, 시료를 열처리(어닐링)하였다.
하기 표 5 및 도 9는 도금액의 온도가 80℃로 일정할 때, pH가 5-10의 범위에서 변하는 동안 도금액의 pH와 도금속도와의 관계, 및 도금액의 pH와 도금막의 B(붕소) 함량과의 관계를 나타낸다. 하기 표 6 및 도 10은 도금액의 pH가 10으로 일정할 때, 온도가 50-90℃ 범위에서 변하는 동안 도금액의 온도와 도금속도와의 관계, 및 도금액의 온도와 도금막의 B(붕소) 함량과의 관계를 나타낸다. 도금막의 붕소 함량은 7N 질산을 사용하여 도금막을 용해 및 박피시키고, ICP(inductively coupled plasma) 방출 분광 광도계에 용액을 넣어 측정하였다.
pH(-) 도금속도(nm/min) B 함량(at%)
5 310 13.5
6.2 500 12.2
8 430 5.5
10 160 2.7
주: 도금시간: 1분도금액 온도: 80℃
온도(℃) 도금속도(nm/min) B 함량(at%)
50 4 1.8
60 56 2.1
70 90 2.1
80 160 2.7
90 200 3
주: 도금시간: 1분도금액 pH: 10
일반적으로, 무전해 Ni-B도금에서, 도금액의 pH가 증가함에 따라, 도금속도는 증가하는 경향이 있고, 도금막의 붕소 함량은 감소하는 경향이 있다. 그러나, 표 5 및 도 9에 나타난 바와 같이, 암모니아수를 사용하여 pH를 증가시키는 경우, 도금막의 붕소 함량은 감소하는 경향이 있었고, pH가 6-8을 초과하는 경우, 도금속도도 감소하는 경향을 나타내었다. 표 6 및 도 10에 나타낸 바와 같이 pH가 10으로 일정할 때, 도금속도는 도금액의 온도 증가와 함께 증가하는 경향을 나타내었다. 도금막의 붕소 함량은 도금액의 온도 상승시에도 약간 증가하는 경향을 나타내지만, 3at% 미만의 저수준이다. 도 10은 또한 50℃에서는 거의 아무 반응도 일어나지 않는 반면, 90℃에서는 반응속도가 200nm/min에 도달함을 나타낸다. 따라서, 도금액의 온도는 50-90℃, 바람직하게는 55-75℃의 범위 내로 조절될 수 있다.
또한, Ni-B 합금막(붕소 함량 3.2at%)의 Cu 배리어 효과를 측정하기 위하여, 열처리(어닐링) 후, AES(auger electronic stectroscopy)를 사용하여 깊이 방향 및 표면에 대해 상기 시료를 분석하였다. 비교하기 위하여, 통상의 도금액을 사용하여 얻은, 붕소 함량이 13.5at%인 Ni-B 합금막에 대해 동일하게 분석하였다. 분석 결과를 표 7에 나타내었다.
Ni-B 막두께 B 함량 Cu 배리어 효과
본 발명의 도금액 150nm 3.2at% 관찰됨
통상의 도금액 300nm 13.5at% 관찰되지 않음
표 7에서 알 수 있듯이, 붕소 함량이 3.2at%인 Ni-B 합금막은 Cu 확산-방지효과를 나타낸 반면, 붕소 함량이 13.5at%인 Ni-B 합금막은 Cu 확산-방지 효과를 나타내지 않았다.
또한, Ni-B 합금막(붕소 함량 3.2at%)의 구조를 분석하기 위하여, 열처리(어닐링) 전후에 상기 시료에 대해 X-선 회절 분석을 수행하였다. 비교를 위하여, 붕소 함량이 13.5at%인 상기 비교용 Ni-B 합금막에 대해 동일한 분석을 수행하였다. 그 결과를 표 8에 나타내었다.
Ni-B 막두께 B 함량 열처리 전 열처리 후
본 발명의 도금액 150 nm 3.2at% Ni(결정성) Ni(결정성)
통상의 도금액 300 nm 13.5at% 비정질 Ni+Ni3B
표 8에 나타난 바와 같이, 붕소 함량이 3.2at%인 Ni-B 합금막은 열처리(어닐링) 전후에 모두 결정상인 반면, 붕소 함량이 13.5at%인 Ni-B 합금막은 열처리 전에는 비정질이고, 열처리 후에는 Ni+Ni3B(금속간 화합물)로 되었다. 이는 붕소 함량이 작은 Ni-B 합금막일수록 결정상을 더 잘 유지하고, 열적으로 더 안정하다는 것을 말한다.
이와 관련하여, 붕소 함량이 3.2 at%인 Ni-B은 가열 환경을 거치면서 결정상이 유지되고, 결정입자의 경계에서 분리된 붕소는 구리가 입자의 경계를 통하여 확산되는 것을 막을 수 있는 것으로 생각된다. 대조적으로, 붕소 함량이 13.5 at%인 Ni-B 합금막은 가열 처리시 구조적으로 변화되어, 깨어지기 쉬운 금속간 화합물이 형성되므로, 구리가 확산되는 것을 막을 수 없다.
이어서, 은 상감 배선 상에 Ni-B 합금 보호막을 시험적으로 형성시켰다. 도 11a 및 11b는, 실리콘 기판에 형성된 은 상감 배선(폭: 1㎛, 간격: 1㎛, 트렌치 깊이: 1㎛)의 SEM 사진이다; 도 12a 및 12b는 은 상감 배선 상에 형성되어 있는 Ni-B 합금 보호막의 SEM 사진이다. 이러한 도면에 도시된 바와 같이, Ni-B 합금막을 은 상감 배선의 노출면 상에 선택적으로 형성시켰다.
상기 실험 결과를 통하여, 암모늄을 함유하는 무전해 Ni-B 도금액을 사용하여 얻어진, 붕소 함량이 3.2 at%인 Ni-B 합금막은 열에 안정한 결정 상을 가지며, 예를 들어 Ti/TiN/Cu/Ag/Ni-B의 적층 구조를 갖는 다층의 은 배선용 보호막으로 사용하기에 적합할 것이 명백할 것으로 보인다.
상기 실시예에서 본 발명의 Ni-B 합금막을 보호층으로 사용한다 할지라도, 이는 구리의 확산-방지 효과를 가지므로 배리어 막으로도 사용할 수 있다.
상기된 바와 같이, 암모늄을 함유하는 본 발명의 무전해 Ni-B 도금액은 도금율을 증가시키지 않고 도금 막의 붕소 함량을 낮출 수 있으며, FCC 결정 구조를 갖는 Ni-B 합금막을 형성시킬 수 있다. 공정제어를 용이하도록 할 수 있는 본 발명의 도금액을 사용하여, Ni-B 합금막의 보호막을 내장된 배선구조를 갖는 전자장치의 배선 상에 선택적으로 형성시킬 수 있다. 따라서, 본 발명은 전자장치의 치밀화 및 속도증가에 기여할 수 있다.
도 13은 기판 도금 장치의 일실시예의 평면도이다. 도 13의 기판 도금 장치는, 반도체 웨이퍼를 수용하는 웨이퍼 카세트를 수용하는 로딩 및 언로딩영역(520), 반도체 웨이퍼를 처리하는 가공영역(530), 및 도금된 반도체 웨이퍼를 세정 및 건조하는 세정 및 건조영역(540)을 포함하여 이루어진다. 세정 및 건조영역(540)은 로딩 및 언로딩영역(520)과 가공영역(530) 사이에 위치한다. 파티션(521)은 로딩 및 언로딩영역(520)과 세정 및 건조영역(540) 사이에 배치된다. 파티션(523)은 세정 및 건조영역(540)과 가공영역(530) 사이에 배치된다.
파티션(521)은 로딩 및 언로딩영역(520)과 세정 및 건조영역(540) 사이를 통하여 반도체 웨이퍼를 이송하기 위한 통로(도시하지 않음)를 가지며, 이 통로를 개폐하기 위한 셔터(522)를 지지한다. 파티션(523)은 세정 및 건조영역(540)과 가공영역(530) 사이를 통하여 반도체 웨이퍼를 이송하기 위한 통로(도시하지 않음)를 가지며, 이 통로를 개폐하기 위한 셔터(524)를 지지한다. 세정 및 건조영역(540)과 가공영역(530)은 독립적으로 공급되어 공기를 배출할 수 있다.
도 13에 도시된 기판 도금 장치는 세정실에 배치되어 반도체 제조 설비를 수용한다. 로딩 및 언로딩영역(520), 가공영역(530)과 세정 및 건조영역(540)의 압력은 다음과 같이 선택한다:
로딩 및 언로딩영역(520)의 압력 > 세정 및 건조영역(540)의 압력 > 가공영역(530)의 압력.
로딩 및 언로딩영역(520)의 압력은 세정실의 압력보다 낮다. 따라서, 공기는 가공영역(530)으로부터 세정 및 건조영역(540)으로 흐르지 않으며, 세정 및 건조영역(540)으로부터 로딩 및 언로딩영역(520)으로 흐르지 않는다. 또한, 공기는 로딩 및 언로딩영역(520)으로부터 세정실로 흐르지 않는다.
로딩 및 언로딩영역(520)은, 각각 반도체 웨이퍼를 저장하는 웨이퍼 카세트를 수용하는 로딩장치(520a) 및 언로딩장치(520b)를 수용한다. 세정 및 건조영역(540)은 도금된 반도체 웨이퍼를 세정하는 두 개의 수세장치(541)와, 도금된 반도체 웨이퍼를 건조시키는 두 개의 건조장치(542)를 수용한다. 수세장치(541)는 각각 그 전단에 스폰지층이 탑재되어 있는 펜슬형 세정기 또는 스폰지층이 외주변 표면에 탑재되어 있는 롤러를 포함하여 이루어질 수 있다. 건조장치(542)는 각각 반도체 웨이퍼를 고속으로 순환시켜 탈수 및 건조하는 건조기를 포함하여 이루어진다. 세정 및 건조영역(540)은 또한 반도체 웨이퍼를 이송하는 이송장치(이송 로봇)(543)를 갖는다.
가공영역(530)은 반도체 웨이퍼를 도금 전에 전처리하는 다수의 전처리 챔버(531) 및 반도체 웨이퍼를 구리로 도금하는 다수의 도금 챔버(532)를 수용한다. 가공영역(530)은 또한 반도체 웨이퍼를 이송하는 이송장치(이송 로봇)(543)를 갖는다.
도 14는 기판 도금 장치에서의 공기의 흐름을 나타내는 측면도이다. 도 14에 나타낸 바와 같이, 하강하는 청정 공기가 수세장치(541) 및 건조장치(542) 주위에 흘러감에 따라, 신선한 공기가 덕트(546)를 통하여 외부로부터 도입되어, 팬에 의해 고성능 필터(544)를 통하여 천장(540a)으로부터 세정 및 건조영역(540)으로 들어간다. 공급된 청정 공기는 대부분 플로어(540b)로부터 순환 덕트(545)를 통해 천장(540a)으로 돌아오고, 팬에 의해 이로부터 필터(544)를 통하여 청정 공기가 세정 및 건조영역(540)으로 다시 들어간다. 청정 공기의 일부를 웨이퍼 세정기(541) 및 건조장치(542)로부터 덕트(552)를 통하여 세정 및 건조영역(540)의밖으로 배출시킨다.
전처리 챔버(531) 및 도금 챔버(532)를 수용하는 가공영역(530)에서, 가공영역(530)이 습윤영역이더라도 반도체 웨이퍼의 표면에 입자가 적용되는 것은 허용되지 않는다. 반도체 웨이퍼에 입자가 적용되는 것을 방지하기 위하여, 하강하는 청정 공기는 전처리 챔버(531) 및 도금 챔버(532) 주위를 흐른다. 신선한 공기는 덕트(539)를 통하여 외부로부터 도입되고, 팬에 의해 고성능 필터(533)를 통하여 천장(530a)으로부터 가공영역(530)으로 들어간다.
가공영역(530)에 도입된 하강하는 청정 공기 흐름으로서의 청정 공기의 전량이 항상 외부로부터 공급된다면, 항상 다량의 공기가 가공영역(530)으로 도입되고 배출되어야 한다. 이 실시형태에 따르면, 공기는 덕트(553)를 통하여, 가공영역(530)의 압력을 세정 및 건조영역(540)의 압력보다 낮게 유지하기에 충분한 속도로 가공영역(530)으로부터 배출되며, 가공영역(530)에 도입되는 대부분의 하강하는 청정공기는 순환 덕트(534, 535)를 통하여 순환한다. 순환 덕트(534)는 세정 및 건조영역(540)으로부터 연장되어 천장(530a) 위의 필터(533)에 연결된다. 순환 덕트(535)는 세정 및 건조영역(540)에 배치되어, 세정 및 건조영역(540)의 파이프(534)에 연결된다.
가공영역(530)을 통과하는 순환 공기는 용액 조로부터의 화학적 미스트 및 가스를 함유한다. 화학적 미스트 및 가스는, 파이프(535)에 연결된 파이프(534) 내에 배치되어 있는 스크러버(536) 및 미스트 분리기(537, 538)에 의하여 순환 공기로부터 제거된다. 스크러버(536) 및 미스트 분리기(537, 538)를 통하여 세정 및건조영역(540)으로부터 천장(530a) 위의 순환 덕트(534)로 다시 순환하는 공기에는 화학적 미스트 및 가스가 전혀 없다. 이어서, 이 청정 공기를 팬을 사용하여 필터(533)를 통해 흐르도록 하여, 가공영역(530)으로 다시 순환시킨다.
공기의 일부는 가공영역(530)의 플로어(530b)에 연결되어 있는 덕트(53)를 통하여 가공영역(530)으로부터 배출된다. 화학적 미스트 및 가스를 함유하는 공기는 또한 덕트(553)를 통하여 가공영역(530)으로부터 배출된다. 덕트(553)를 통하여 배출되는 공기와 동량의 신선한 공기를, 세정실의 압력과 관련하여 그 속에 생성되는 음압 하에 덕트(539)로부터 도금 챔버(530)에 공급한다.
상기한 바와 같이, 로딩 및 언로딩영역(520)의 압력은, 가공영역(530)의 압력보다 높은 세정 및 건조영역(540)의 압력보다 높다. 따라서, 도 15에 도시된 바와 같이, 셔터(522, 524)(도 13 참조)가 개방되는 경우, 공기는 로딩 및 언로딩영역(520), 세정 및 건조영역(540) 및 가공영역(530)을 통하여 계속적으로 흐른다. 세정 및 건조영역(540) 및 가공영역(530)으로부터 배출되는 공기는 덕트(552, 553)를 통하여 세정실로 연장되는 공동 덕트(554)(도 16 참조)로 흘러간다.
도 16은, 세정실에 배치되어 있는, 도 13에 도시된 기판 도금 장치의 투시도이다. 로딩 및 언로딩영역(520)은 그 속에 경계지워진 카세트 이송 포트(555) 및 제어 패널(556)을 갖고, 파티션 벽(557)에 의해 세정실에 구획되어 있는 작업영역에 노출된 측벽을 포함한다. 파티션 벽(557)은 또한 기판 도금 장치가 설치되어 있는 세정실에 유틸리티영역(559)을 구획한다. 기판 도금 장치의 다른 측벽은 작업영역(558)보다 공기청정도가 낮은 유틸리티영역(559)에 노출되어 있다.
상기한 바와 같이, 세정 및 건조영역(540)은 로딩 및 언로딩영역(520)과 가공영역(530)에 배치되어 있다. 파티션(521)은 로딩 및 언로딩영역(520)과 세정 및 건조영역(540) 사이에 배치되어 있다. 파티션(523)은 세정 및 건조영역(540) 및 가공영역(530) 사이에 배치되어 있다. 건조 반도체 웨이퍼는 작업영역(558)으로부터 카세트 이송 포트(555)를 통하여 기판 도금 장치로 로딩된 후, 기판 도금 장치에서 도금된다. 도금된 반도체 웨이퍼는 세정 및 건조된 후, 기판 도금 장치로부터 카세트 이송 포트(555)를 통하여 작업영역(558)으로 언로딩된다. 결과적으로, 반도체 웨이퍼 표면에는 입자 및 미스트가 전혀 적용되지 않으며, 유틸리티영역(557)보다 공기청정도가 높은 작업영역(558)은 입자, 화학적 미스트 및 세정 용액 미스트에 의한 오염이 방지된다.
도 13 및 14에 도시된 실시형태에서, 기판 도금 장치는 로딩 및 언로딩영역(520), 세정 및 건조영역(540)과 가공영역(530)을 갖는다. 그러나, 화학적 기계적 폴리싱장치를 수용하는 영역은 가공장치(530) 안이나 이에 인접하여 배치될 수 있고, 세정 및 건조영역(540)은 가공장치(530) 안이나 화학적 기계적 폴리싱장치를 수용하는 영역과 로딩 및 언로딩영역(520) 사이에 배치될 수 있다. 건조 반도체 웨이퍼가 기판 도금 장치에 로딩될 수 있고, 도금된 반도체 웨이퍼가 세정 및 건조된 후 기판 도금 장치로부터 언로딩될 수 있는 한, 다양한 다른 적당한 영역 및 장치 배치가 모두 가능하다.
상기 실시형태에서, 본 발명은 반도체 웨이퍼 도금용 기판 도금 장치에 적용된다. 그러나, 본 발명의 원리는 반도체 웨이퍼 이외의 기판을 도금하기 위한 기판 도금 장치에도 적용가능하다. 또한, 기판 도금 장치에 의해 도금되는 기판 상의 영역은 기판 상의 배선영역만으로 제한되는 것은 아니다. 기판 도금 장치는 구리 이외의 금속으로 기판을 도금하기 위하여 사용할 수도 있다.
도 17은 기판 도금 장치의 다른 실시예를 도시한 평면도이다. 도 17에 도시된 기판 도금 장치는 반도체 웨이퍼를 로딩하는 로딩장치(601), 반도체 웨이퍼를 구리로 도금하는 구리 도금 챔버(602), 반도체 웨이퍼를 세정하는 한쌍의 세정 챔버(603, 604), 반도체 웨이퍼를 화학적 및 기계적으로 폴리싱하는 화학적 기계적 폴리싱장치(605), 반도체 웨이퍼를 세정하는 한 쌍의 세정 챔버(606, 607), 반도체 웨이퍼를 건조시키는 건조 챔버(608) 및 상부의 배선 막으로 반도체 웨이퍼를 언로딩하는 언로딩장치(609)를 포함하여 이루어진다. 기판 도금 장치는 또한 반도체 웨이퍼를 챔버(602, 603, 604)로 이송하는 웨이퍼 이송 메카니즘(도시하지 않음), 화학적 기계적 폴리싱장치(605), 챔버(606, 607, 608) 및 언로딩장치(609)를 갖는다. 로딩장치(601), 챔버(602, 603, 604), 화학적 기계적 폴리싱장치(605), 챔버(606, 607, 608) 및 언로딩장치(609)는 하나의 통합 배열을 통하여 장치로 결합된다.
기판 도금 장치는 하기와 같이 작동한다: 웨이퍼 이송 메카니즘은 배선 막이 상부에 아직 형성되어 있지 않은 반도체 웨이퍼(W)를, 로딩장치(601)에 배치된 웨이퍼 카세트(601-1)로부터 구리 도금 챔버(602)로 이송한다. 구리 도금 챔버(602)에서, 구리 도금막은, 배선영역이 배선 트렌치 및 배선 홀(접촉 홀)로 구성되어 있는 반도체 웨이퍼(W) 표면에 형성된다.
구리 도금막이 구리 도금 챔버(602) 내의 반도체 웨이퍼 상에 형성된 후, 반도체 웨이퍼(W)는 세정 챔버(603, 604) 중 하나에 웨이퍼 이송 메카니즘을 통하여 이송되고, 세정 챔버(603, 604) 중 하나에서 세정된다. 세정된 반도체 웨이퍼(W)는 웨이퍼 이송 메카니즘으로 화학적 기계적 폴리싱장치(605)로 이송된다. 화학적 기계적 폴리싱장치(605)는 원하지 않는 구리 도금막을 반도체 웨이퍼(W)의 기판으로부터 제거하되, 구리 도금막의 일부를 배선 트렌치 및 배선 홀에 남겨둔다. TiN 등으로 만들어진 배리어층은, 구리 도금막이 침착되기 전에, 배선 트렌치 및 배선 홀의 내면을 포함하는 반도체 웨이퍼(W)의 표면에 형성된다.
이어서, 잔류하는 구리 도금막을 갖는 반도체 웨이퍼(W)는 웨이퍼 이송 메카니즘을 이용하여 세정 챔버(606, 607) 중 하나로 이송되고, 세정 챔버(607, 608) 중 하나에서 세정된다. 세정된 반도체 웨이퍼(W)는 이어서 건조 챔버(608)에서 건조되고, 이어서 잔류하는 구리 도금막이 배선 막 역할을 하는 건조된 반도체 웨이퍼(W)가 언로딩장치(609)의 웨이퍼 카세트(609-1) 속에 배치된다.
도 18는 기판 도금 장치의 다른 실시예의 평면도이다. 도 18에 도시된 기판 도금 장치는, 부가적으로 구리 도금 챔버(602), 세정 챔버(610), 전처리 챔버(611), 반도체 웨이퍼 상의 구리 도금막에 보호 도금층을 형성하는 보호층 도금 챔버(612), 세정 챔버(613, 614) 및 화학적 기계적 폴리싱장치(615)를 포함한다는 점에서, 도 17의 기판 도금 장치와 다르다. 로딩장치(601), 챔버(602, 602, 603, 604, 614), 화학적 기계적 폴리싱장치(605, 615), 챔버(606, 607, 608, 610, 611, 612, 613) 및 언로딩장치(609)는 단일 통합 배치를 통하여 하나의 장치로 결합된다.
도 18에 도시된 기판 도금 장치는 하기와 같이 작동한다: 반도체 웨이퍼(W)는 로딩장치(601)에 배치된 웨이퍼 카세트(601-1)로부터 연속적으로 구리 도금 챔버(602, 602) 중 하나에 공급된다. 구리 도금 챔버(602, 602) 중 하나에서, 구리 도금막은, 배선영역이 배선 트렌치 및 배선 홀(접촉 홀)에 배치되어 있는 반도체 웨이퍼 표면에 형성된다. 두 개의 구리 도금 챔버(602, 602)를 사용하면 반도체 웨이퍼(W)는 장기간동안 구리막으로 도금될 수 있다. 특히, 반도체 웨이퍼(W)는 구리 도금 챔버(602) 중 하나에서 전해도금에 따라 1차 구리막으로 도금된 후, 다른 구리 도금 챔버(602)에서 무전해 도금에 따라 2차 구리막으로 도금될 수 있다. 기판 도금 장치는 둘 이상의 구리 도금 챔버를 가질 수 있다.
그 위에 구리 도금막이 형성된 반도체 기판(W)은 수세챔버(603, 604) 중 하나에서 수세된다. 그 다음에, 화학적 기계적 폴리싱장치(605)가 반도체 기판(W)의 표면으로부터 불필요한 부분의 구리 도금막을 제거하고, 배선 트렌치 및 배선 홀 내에 일부의 구리 도금막을 남긴다.
이어서, 잔류하는 구리 도금막을 갖는 반도체 웨이퍼(W)는, 반도체 웨이퍼(W)가 세정되는 세정 챔버(610)로 이송된다. 그리고나서, 반도체 웨이퍼(W)는 전처리 챔버(611)로 이송되고, 여기서 전처리되어 보호 도금층이 침착된다. 전처리된 반도체 웨이퍼(W)는 보호 층-도금 챔버(612)로 이송된다. 보호층 도금 챔버(612)에서, 반도체 웨이퍼(W) 상의 배선영역에서 구리 도금막 상에 보호 도금층이 형성된다. 예를 들어, 보호 도금 층은 무전해 도금을 통하여 니켈(Ni) 및붕소(B) 합금으로 형성된다.
반도체 웨이퍼가 세정 챔버(613, 614) 중 하나에서 세정된 후, 구리 도금막 상에 침착된 보호 도금층의 상부는 화학적 기계적 폴리싱장치(615)에서 폴리싱되어, 보호 도금층이 평평하게 된다.
보호 도금층이 폴리싱된 후, 반도체 웨이퍼(W)는 세정 챔버(606, 607) 중 하나에서 세정되고, 건조 챔버(608)에서 건조된 후 언로딩장치(609)에서 웨이퍼 카세트(609-1)로 이송된다.
도 19는 기판 도금 장치의 다른 실시예의 평면도이다. 도 19에 도시된 바와 같이, 기판 도금 장치는 로봇암(616-1)을 중앙에 가지는 로봇(616)을 포함하고, 구리 도금 챔버(602), 한쌍의 세정 챔버(603, 604), 화학적 기계적 폴리싱장치(605), 전처리 챔버(611), 보호층 도금 챔버(612), 건조 챔버(608)와, 로봇 주위에 배치되어 로봇암(616-1)의 도달 범위에 배치되는 로딩 및 언로딩 스테이션(617)을 포함한다. 반도체 웨이퍼를 로딩하는 로딩장치(601) 및 반도체 웨이퍼를 언로딩하는 언로딩장치(609)는 로딩 및 언로딩 스테이션(617)에 인접하여 배치된다. 로봇(616), 챔버(602, 603, 604), 화학적 기계적 폴리싱장치(605), 챔버(608, 611, 612), 로딩 및 언로딩 스테이션(617), 로딩장치(601), 및 언로딩장치(609)는 단일 통합 배치를 통하여 하나의 장치로 결합된다.
도 19에 도시된 바와 같은 기판 도금 장치는 하기와 같이 작동한다:
도금될 기판 웨이퍼가 로딩장치(601)로부터 로딩 및 언로딩 스테이션(617)으로 이송되고, 반도체 웨이퍼는 로봇암(616-1)에 의하여 이로부터 수용되어 구리 도금 챔버(602)로 이송된다. 구리 도금 챔버(602)에서, 배선 트렌치 및 배선 홀로 구성되는 배선영역을 갖는 반도체 웨이퍼 표면 상에 구리 도금막이 형성된다. 구리 도금막이 상부에 형성되어 있는 반도체 웨이퍼를 로봇암(616-1)으로 화학적 기계적 폴리싱장치(605)로 이송한다. 화학적 기계적 폴리싱장치(605)에서, 구리 도금막을 반도체 웨이퍼(W)의 표면에서 제거하되, 구리 도금막의 일부를 배선 트렌치 및 배선 홀에 남겨둔다.
이어서, 반도체 웨이퍼를 로봇암(616-1)으로 세정 챔버(604)로 이송하여 반도체 웨이퍼를 세정한다. 그리고나서, 반도체 웨이퍼를 로봇암(616-1)으로 전처리 챔버(611)로 이송하고, 여기서 반도체 웨이퍼를 전처리하여 보호 도금층을 침착시킨다. 전처리된 반도체 웨이퍼를 로봇암(616-1)으로 보호층 도금 챔버(612)로 이송한다. 보호층 도금 챔버(612)에서, 반도체 웨이퍼(W) 상의 배선영역의 구리 도금막 상에 보호 도금층을 형성시킨다. 보호 도금층이 상부에 형성되어 있는 반도체 웨이퍼를 로봇암(616-1)으로 세정 챔버(604)로 이송하여 반도체 웨이퍼를 세정한다. 세정된 반도체 웨이퍼를 로봇팔(616-1)로 건조 챔버(608)로 이송하여 반도체 웨이퍼를 건조시킨다. 건조된 반도체 웨이퍼를 로봇암(616-1)으로 로딩 및 언로딩 스테이션(617)로 이송하여, 도금된 반도체 웨이퍼를 이로부터 언로딩장치(609)로 이송한다.
도 20은 반도체 기판 가공장치의 다른 실시예의 평면 구성도이다. 반도체 기판가공장치는 로딩 및 언로딩 섹션(701), Cu 도금막 형성장치(702), 제1로봇(703), 제3세정기(704), 역전장치(705), 역전장치(706), 제2세정기(707),제2로봇(708), 제1세정기(709), 제1폴리싱 장치(710) 및 제2폴리싱 장치(711)가 제공되어 있는 구성을 갖는다. 도금 전 및 후의 막 두께를 측정하는 도금-전 및 도금-후 막두께 측정기구(712) 및 폴리싱 후 건조 상태의 반도체 기판(W)의 막 두께를 측정하는 건조 상태 막두께 측정기구(713)가 제1로봇(703) 근처에 배치된다.
제1폴리싱 장치(폴리싱장치)(710)는 폴리싱 테이블(710-1), 상부링(710-2), 상부링 헤드(710-3), 막두께 측정기구(710-4), 및 푸셔(710-5)를 갖는다. 제2폴리싱 장치(폴리싱장치)(711)는 폴리싱 테이블(711-1), 상부링(711-2), 상부링 헤드(711-3), 막두께 측정기구(711-4) 및 푸셔(711-5)를 갖는다.
배선을 위한 비어홀 및 트렌치가 형성되어 있으며 시드층이 위에 형성되어 있는 반도체 기판(W)을 수용하는 카세트(701-1)가 로딩 및 언로딩 섹션(701)의 로딩포트 위에 배치된다. 제1로봇(703)은 카세트(701-1)로부터 반도체 기판(W)을 꺼내어, Cu 도금막(106)이 형성되는 Cu 도금막 형성장치(702)로 운반한다. 이 때, 시드층의 막 두께는 도금-전 및 도금-후 막두께 측정기구(712)로 측정한다. Cu 도금막은 반도체 기판(W)의 전면을 친수 처리한 후 Cu 도금하여 형성한다. Cu 도금막을 형성시킨 후, Cu 도금막 형성장치(702)에서 반도체 웨이퍼(W)를 세척 또는 세정한다.
제1로봇(703)을 사용하여 반도체 기판(W)을 Cu 도금막 형성장치(702)에서 꺼낼 때, 도금-전 및 도금-후 막두께 측정기구(712)를 사용하여 Cu 도금막의 막 두께를 측정한다. 측정 결과를 기록장치(도시하지 않음)에 기록 데이터로서 기록하고, 이를 사용하여 Cu 도금막 형성장치(702)의 비정상성을 판단한다. 막 두께를 측정한 후, 제1로봇(703)은 반도체 기판(W)을 역전장치(705)로 이송하고, 역전장치(705)는 반도체 기판(W)(Cu 도금막이 형성되어 있는 면이 하방을 향한다)을 역전시킨다. 제1폴리싱 장치(710) 및 제2폴리싱 장치(711)는 일련 모드 및 병렬 모드에서 폴리싱을 행한다. 이후, 일련 모드에서의 폴리싱을 설명한다.
일련모드 폴리싱에서, 폴리싱 장치(710)로 1차 폴리싱하고, 폴리싱 장치(711)로 2차 폴리싱한다. 제2로봇(708)은 역전장치(705) 상의 반도체 기판(W)을 집어 폴리싱 장치(710)의 푸셔(710-5) 상에 놓는다. 상부링(710-2)은 푸셔(710-5) 상의 반도체 기판(W)을 흡인하여 끌어당기고, 반도체 기판의 Cu 도금막 표면을 압력 하에 폴리싱 테이블(710-1)의 폴리싱 면과 접촉시켜 1차 폴리싱한다. 1차 폴리싱을 통하여 Cu 도금막을 기본적으로 폴리싱한다. 폴리싱 테이블(710-1)의 폴리싱면은 IC1000과 같은 발포 폴리우레탄, 또는 연마 입자가 이 위에 고정되거나 이 안에 함침되어 있는 물질로 구성된다. 폴리싱 면 및 반도체 기판(W)이 상대운동함에 따라, Cu 도금막이 폴리싱된다.
Cu 도금막의 폴리싱이 완료된 후, 반도체 기판(W)을 상부링(710-2)으로 푸셔(710-5) 상에 되돌려 놓는다. 제2로봇(708)은 반도체 기판(W)을 집어 제1세정기(709)로 도입한다. 이 때, 약액을 푸셔(710-5) 상의 반도체 기판(W)의 전면과 배면으로 분사하여, 이로부터 입자를 제거하거나 입자가 이 위에 부착하기 어렵게 만들 수 있다.
제1세정기(709)에서 세정이 완료된 후, 제2로봇(708)이 반도체 기판(W)을 집어 제2폴리싱 장치(711)의 푸셔(711-5) 상에 놓는다. 상부링(711-2)은 푸셔(711-5) 상의 반도체 기판(W)을 흡인하여 끌어당기고, 상부에 배리어 층이 형성되어 있는 반도체 기판(W)의 표면을 압력 하에 폴리싱 테이블(711-1)의 폴리싱 면과 접촉시켜 제2폴리싱한다. 폴리싱 테이블은 상부링(711-2)에서와 동일하게 구성되어 있다. 제2폴리싱으로 배리어층을 폴리싱한다. 그러나, 제1폴리싱 후 남아있는 Cu 막 및 산화물 막을 폴리싱하는 것도 가능하다.
폴리싱 테이블(711-1)의 폴리싱면은 IC1000과 같은 발포 폴리우레탄, 또는 연마 그레인이 이 위에 고정되거나 이 안에 함침되어 있는 물질로 구성된다. 폴리싱 면 및 반도체 기판(W)이 상대운동함에 따라 Cu 도금막을 폴리싱한다. 이 때, 실리카, 알루미나, 산화세륨 등을 연마 입자 또는 슬러리로 사용한다. 약액은 폴리싱하려는 막의 형태에 따라 조정한다.
제2폴리싱의 종말점 검출은, 광학 막두께 측정기구를 주로 사용하여 배리어 층의 막 두께를 측정하고, 막 두께가 제로가 되거나 SiO2를 포함하는 절연 막 표면이 나타나는 때를 검출하여 실시한다. 또한, 이미지 처리 기능을 갖는 막두께 측정기구를, 폴리싱 테이블(711-1) 옆에 제공되는 막두께 측정기구(711-4)로 사용한다. 이 측정 장치를 사용하여 산화물 막을 측정하고, 이 결과를 반도체 기판(W)의 처리 기록으로 저장하여, 제2폴리싱이 완료된 반도체 기판(W)을 다음 단계로 이송할 것인지 이송하지 않을 것인지의 판단에 사용할 수 있다. 2차 폴리싱의 종말점에 도달되지 않으면 재폴리싱을 행한다. 비정상적인 이유로 정해진 값 이상으로 과폴리싱되면, 반도체 기판 가공장치가 정지하여, 결함이 있는 제품이 늘어나지 않도록 다음 폴리싱이 실시되지 않는다.
2차 폴리싱이 완료된 후, 반도체 기판(W)을 상부링(711-2)으로 푸셔(711-5) 상에 옮긴다. 제2로봇(708)은 푸셔(711-5) 상의 반도체 기판(W)을 집는다. 이 때, 약액을 푸셔(711-5) 상의 반도체 기판(W)의 전면과 배면으로 방사하여, 이로부터 입자를 제거하거나 입자가 이 위에 부착하기 어렵게 만들 수 있다.
제2로봇(708)은 반도체 기판(W)을 반도체 기판(W)을 세정하는 제2세정기(707)로 옮긴다. 제2세정기(707)도 제1세정기(709)와 동일하게 구성한다. 반도체 기판(W)의 전면은, 계면활성제, 킬레이트제 또는 pH 조절제를 첨가한 순수를 포함하여 이루어지는 세정액을 사용하여 PVA 스폰지 롤로 문지른다. DHF와 같은 강한 약액를 반도체 기판(W)의 배면으로 노즐로부터 방사하여, 이 위에 확산된 Cu의 에칭을 행한다. 확산의 문제가 없다면, 정면에 사용한 것과 동일한 약액를 사용하여 PVA 스폰지 롤로 문질러 세정한다.
상기 세정이 완료된 후, 제2로봇(708)은 반도체 기판(W)을 집어 역전장치(706)로 이송하고, 역전장치(706)는 반도체 기판(W)을 역전시킨다. 역전된 반도체 기판(W)을 제1로봇(703)으로 집어 제3세정기(704)로 이송한다. 제3세정기(704)에서, 초음파 진동으로 여기된 메가소닉수(megasonic water)를 반도체 기판(W)의 정면으로 방사하여 반도체 기판(W)을 세정한다. 이 때, 반도체 기판(W) 정면을 계면활성제, 킬레이트제 또는 pH 조절제를 첨가한 순수를 포함하여 이루어지는 세정액을 사용하여 공지의 펜슬형 스폰지로 세정할 수 있다. 그리고나서, 반도체 기판(W)을 스핀-건조로 건조시킨다.
상기와 같이, 폴리싱 테이블(711-1) 옆에 제공되어 있는 막두께 측정기구(711-4)를 사용하여 막 두께를 측정하면, 이후에 반도체 기판(W)을 추가 처리하지 않고, 로딩 및 언로딩 섹션(771)의 언로딩포트 상에 배치된 카세트에 수용한다.
도 21은 반도체 기판 가공장치의 다른 실시예의 평면 구성도이다. 이 기판가공장치는, 캡도금장치(750)가 도 20의 Cu 도금막 형성장치(702) 대신 제공되어 있다는 점에서 도 20의 기판가공장치와 다르다.
Cu 도금막이 형성되어 있는 반도체 기판(W)을 수용하는 카세트(701-1)를 로딩 및 언로딩 섹션(701)의 로드포트에 배치한다. 카세트(701-1)에서 꺼낸 반도체 기판(W)을 Cu 도금막 표면을 폴리싱하는 제1폴리싱 장치(710) 또는 제2폴리싱 장치(711)로 이송한다. Cu 도금막의 폴리싱을 완료한 후, 반도체 기판(W)을 제1세정기(709)에서 세정한다.
제1세정기(709)에서 세정을 완료한 후, 공기로 인해 Cu 도금막이 산화되는 것을 막기 위하여, Cu 도금막 표면에 캡도금을 실시하는 캡도금장치(750)으로 반도체 기판(W)을 이송한다. 캡도금이 된 반도체 기판을 제2로봇(708)을 사용하여 캡도금장치(750)으로부터 반도체 기판을 순수 또는 탈이온수로 세정하는 제2세정기(707)로 옮긴다. 세정 완료 후의 반도체 기판을 로딩 및 언로딩 섹션(701) 상에 배치된 카세트(701-1)로 되돌려 놓는다.
도 22는 반도체 기판 가공장치의 다른 실시예의 평면 구성도이다. 이 반도체 처리 장치는 어닐링장치(751)이 도 21의 제3세정기(709) 대신 제공되어 있다는점에서 도 21의 기판가공장치와 다르다.
폴리싱장치(710, 711)에서 폴리싱되고 상기 제1세정기(709)에서 세정된 반도체 기판(W)을, Cu 도금막 표면 상에 캡도금을 하는 캡도금장치(750)로 이송한다. 캡도금된 반도체 기판을 제2로봇(132)을 사용하여 캡도금장치(750)으로부터 반도체 기판이 세정되는 제1세정기(707)로 옮긴다.
제1세정기(709)에서 세정이 완료된 후, 반도체 기판(W)을 기판이 어닐링되는 어닐링장치(751)으로 이송하여, Cu 도금막의 전기이동 저항을 증가시키기 위하여 Cu 도금막을 합금으로 만든다. 어닐링 처리된 반도체 기판(W)을 어닐링장치(751)으로부터 반도체 기판이 순수 또는 탈이온수로 세정되는 제2세정기(707)로 옮긴다. 세정이 완료된 후 반도체 기판(W)을 로딩 및 언로딩 섹션(701) 상에 배치된 카세트(701-1)로 되돌려 놓는다.
도 23은 기판 가공장치의 다른 실시예의 평면 배치 구성을 나타내는 도면이다. 도 23에서, 도 20과 동일한 참조번호로 표시된 부분은 동일하거나 대응하는 부분을 나타낸다. 기판 가공장치에서, 푸셔 인덱서(725)는 제1폴리싱 장치(710) 및 제2폴리싱 장치(711)에 인접하여 배치되어 있다. 기판배치테이블(721, 722)은 제3세정기(704) 및 Cu 도금막 형성장치(702) 각각에 인접하게 배치되어 있다. 로봇(23)은 제1세정기(709) 및 제3세정기(704)에 인접하게 배치되어 있다. 또한, 로봇(724)은 제2세정기(707) 및 Cu 도금막 형성장치(702)에 인접하게 배치되어 있으며, 건조 상태 막두께 측정기구(713)는 로딩 및 언로딩 섹션(701) 및 제1로봇(703)에 인접하여 배치되어 있다.
상기 구성의 기판 가공 장치에서, 제1로봇(703)은 반도체 기판(W)을 로딩 및 언로딩 섹션(701)의 로딩포트 상에 위치한 카세트(701-1)로부터 꺼낸다. 배리어층 및 시드층의 막 두께를 건조 상태 막두께 측정기구(713)로 측정한 후, 제1로봇(703)은 반도체 기판(W)을 기판배치테이블(721) 상에 놓는다. 건조 상태 막두께 측정기구(713)가 제1로봇(703)의 손에 제공되는 경우, 이 위에서 막 두께를 측정하고, 기판을 기판 설치 테이블(721) 상에 놓는다. 제2로봇(723)은 기판 설치 테이블(721) 위의 반도체 기판(W)을, Cu 도금막이 형성되는 Cu 도금막 형성장치(702)로 이송한다. Cu 도금막 형성 후, 도금-전 및 도금-후 막두께 측정기구(712)를 사용하여 Cu 도금막의 막 두께를 측정한다. 그리고나서, 제2로봇(723)은 반도체 기판(W)을 푸셔 인덱서(725)로 이송하여 그 위에 로딩한다.
[일련 모드]
일련 모드에서, 상부링 헤드(710-2)는 푸셔 인덱서(725) 상의 반도체 기판(W)을 흡인하여 지지하고, 이를 폴리싱 테이블(710-1)로 이송하고, 반도체 기판(W)을 폴리싱 테이블(710-1) 위의 폴리싱면에 대하여 압착하여 폴리싱한다. 폴리싱의 종말점은 상기와 같은 방법으로 검출한다. 폴리싱 완료 후 반도체 기판(W)을 상부링 헤드(710-2)를 사용하여 푸셔 인덱서(725)로 이송하고, 이 위에 로딩한다. 제2로봇(723)은 반도체 기판(W)을 꺼내 세정을 위한 제1세정기(709)로 옮긴다. 그리고나서, 반도체 기판(W)을 푸셔 인덱서(725)로 이송하여 이 위에 로딩한다.
상부링 헤드(711-2)는 푸셔 인덱서(725) 상의 반도체 기판(W)을 흡인하여 지지하고, 이를 폴리싱 테이블(711-1)로 이송하여, 반도체 기판(W)을 폴리싱 테이블(711-1) 상의 폴리싱 면에 대하여 압착하여 폴리싱한다. 폴리싱의 종말점은 상기와 동일한 방법으로 검출한다. 폴리싱 완료 후 반도체 기판(W)을 상부링 헤드(711-2)를 사용하여 푸셔 인덱서(725)로 이송하고, 이 위에 로딩한다. 제3로봇(724)은 반도체 기판(W)을 집어 막두께 측정기구(726)를 사용하여 막 두께를 측정한다. 그리고나서, 반도체 기판(W)을 세정을 위하여 제2세정기(707)로 옮긴다. 이어서, 반도체 기판(W)을 반도체 기판을 세정하는 제3세정기(704)에 옮긴 후 스핀-건조를 통해 건조한다. 그리고나서, 반도체 기판(W)을 제3로봇(724)으로 집어 기판배치테이블(722)에 배치한다.
[병렬 모드]
병렬 모드에서, 상부링 헤드(710-2 또는 711-2)는 푸셔 인덱서(725) 상의 반도체 기판(W)을 흡인하여 지지하고, 이를 폴리싱 테이블(710-1 또는 711-1)로 이송하고, 반도체 기판(W)을 폴리싱 테이블(710-1 또는 711-1) 상의 폴리싱면에 대하여 압착하여 폴리싱한다. 막 두께를 측정한 후, 제3로봇(724)은 반도체 기판(W)을 집어 기판 위치 테이블(722) 상에 놓는다.
제1로봇(703)은 기판 위치 테이블(722) 상의 반도체 기판(W)을 건조 상태 막두께 측정기구(713)로 이송한다. 막 두께를 측정한 후, 반도체 기판(W)은 로딩 및 언로딩 섹션(701)의 카세트(701-1)에 되돌려 놓는다.
도 24는 기판 가공장치의 다른 평면 구성도이다. 기판가공장치는, 시드층이 상부에 전혀 형성되어 있지 않은 반도체 기판(W) 상에 시드층 및 Cu 도금막을 형성하고 이 막을 폴리싱하여 배선을 형성하는 기판 가공장치이다.
기판폴리싱장치에서, 푸셔 인덱서(725)는 제1폴리싱장치(710)와 제2폴리싱장치(711)에 인접하여 배치되고, 기판배치테이블(721)(722)은 각각 제2세정기(707) 및 시드층 형성장치(727)에 인접하여 배치되며, 로봇(723)은 시드층 형성장치(727)와 Cu 도금막 형성장치(702)에 인접하여 배치된다. 또한, 로봇(724)은 제1세정기(709)와 제2세정기(707)에 인접하여 배치되고, 건조상태 막두께 측정기구(713)는 로딩 및 언로딩 섹션(701)과 제1로봇(702)에 인접하여 배치된다.
제1로봇(703)은 그 위에 배리어층을 가지는 반도체 기판(W)을 로딩 및 언로딩 섹션(701)의 로드포트에 배치된 카세트(701-1)에서 꺼내 기판배치테이블(721)에 배치한다. 그 다음에, 제2로봇(723)은 반도체 기판(W)을 시드층이 형성되는 시드층 형성장치(727)로 이송한다. 시드층은 무전해도금으로 형성된다. 제2로봇(723)은 도금전 및 도금후 막두께 측정기구(712)를 사용하여, 반도체 기판에 형성된 시드층의 두께를 측정할 수 있게 한다. 막두께를 측정한 후, 반도체 기판을 Cu 도금막 형성장치(702) 속으로 운반하여 Cu 도금막을 형성한다.
Cu 도금막을 형성한 후, 그 막두께를 측정하고, 반도체 기판을 푸셔 인덱서(725)로 운반한다. 상부링(710-2 또는 711-2)은 흡인에 의해 푸셔 인덱서(725) 상에 반도체 기판(W)을 유지하고 폴리싱테이블(710-1 또는 711-1)로 운반하여 폴리싱을 한다. 폴리싱 후, 상부링(710-2 또는 711-2)은 반도체 기판(W)을 막두께 측정기구(710-4 또는 711-4)로 운반하여 막두께를 측정한다. 그리고 나서, 상부링(710-2 또는 711-2)은 반도체 기판(W)을 푸셔 인덱서(725)로 운반하여,그 위에 배치한다.
그 다음에, 제3로봇(724)이 푸셔 인덱서(725)로부터 반도체 기판(W)을 집어서 제1세정기(709)로 운반한다. 제3로봇(724)은 세정된 반도체 기판(W)을 제1세정기(709)로부터 제2세정기(707)로 운반하고, 세정 및 건조된 반도체 기판을 기판배치테이블(722)에 배치한다. 그 다음에, 제1로봇(703)은 반도체 기판(W)을 집어서 건조상태 막두께 측정기구(713)로 운반하여 막두께를 측정하고, 제1로봇(703)은 그것을 로딩 및 언로딩 섹션(701)의 언로드 포트 상에 배치된 카세트(701-1) 속으로 운반한다.
도 24에 도시된 기판가공장치에서, 그 속에 형성된 트렌치 또는 비어홀의 회로패턴을 가지는 반도체 기판(W)에 배리어층, 시드층 및 Cu 도금막을 형성하고 이들을 폴리싱하여 배선을 형성한다.
배리어층을 형성하기 전에 반도체 기판(W)을 수용하는 카세트(701-1)는 로딩 및 언로딩 섹션(701)의 로드포트에 배치된다. 제1로봇(703)은 반도체 기판(W)을 로딩 및 언로딩 섹션(701)의 로드포트에 배치된 카세트(701-1)에서 꺼내 기판배치테이블(721)에 배치한다. 그 다음에, 제2로봇(723)이 반도체 기판(W)을 시드층 형성장치(727)로 운반하여 배리어층 및 시드층을 형성한다. 배리어층과 시드층은 무전해도금으로 형성된다. 제2로봇(723)은 그 위에 배리어층과 시드층이 형성된 반도체 기판(W)을 도금전 및 도금후 막두께 측정기구(712)로 가져가 배리어층과 시드층의 막두께를 측정한다. 막두께를 측정한 후, 반도체 기판(W)은 Cu 도금막 형성장치(702)로 운반되어 Cu 도금막이 형성된다.
도 25는 기판가공장치의 다른 실시예의 평면 배치구성을 나타내는 도면이다. 기판가공장치에는, 배리어층 형성장치(811), 시드층 형성장치(812), 도금막 형성장치(813), 어닐링 장치(814), 제1세정기(815), 베벨 및 배면세정기(816), 캡도금장치(817), 제2세정기(818), 제1정렬 및 막두께 측정기구(841), 제2정렬 및 막두께 측정기구(842), 제1기판역전장치(843), 제2기판역전장치(844), 기판임시배치테이블(845), 제3막두께 측정기구(846), 로딩 및 언로딩 섹션(820), 제1폴리싱장치(821), 제2폴리싱장치(822), 제1로봇(831), 제2로봇(832), 제3로봇(833), 및 제4로봇(834)이 제공된다. 막두께 측정기구(841, 842 및 846)는 다른 장치(도금, 세정, 어닐링장치 등)의 정면크기와 동일한 크기를 가지는 장치이고, 따라서 교체가능하다.
이 실시예에서, 무전해 Ru도금장치는 배리어층 형성장치(811)로 사용될 수 있고, 무전해 Cu도금장치는 시드층 형성장치(812)로 사용될 수 있으며, 전해도금장치는 도금막 형성장치(813)로 사용될 수 있다.
도 26은 본 발명의 기판가공장치에서 각 단계의 플로우를 나타내는 플로우챠트이다. 상기 장치에서의 각 단계는 이 플로우챠트에 따라 설명될 것이다. 먼저, 로드 및 언로드장치(820)에 배치된 카세트(820a)로부터 제1로봇(831)에 의해 꺼내진 반도체 기판은 제1정렬 및 막두께 측정기구(841)에, 도금되는 면이 위쪽을 향하도록 배치된다. 막두께측정이 이루어지는 위치에 대한 기준점을 설정하기 위하여, 막두께측정을 위한 노치배열이 이루어지고, 그 다음에 Cu막을 형성하기 전에 반도체 기판에 대한 막두께 데이터가 얻어진다.
그 다음에, 반도체 기판은 제1로봇(831)에 의해 배리어층 형성장치(811)로 운반된다. 배리어층 형성장치(811)는 무전해 Ru도금에 의해 반도체 기판 상에 배리어층을 형성하기 위한 장치이고, 배리어층 형성장치(811)는 Cu가 반도체장치의 층간 절연막(예를 들면, SiO2)속으로 확산되는 것을 방지하기 위한 막으로서 Ru막을 형성한다. 세정 및 건조단계 후 배출되는 반도체 기판은 제1로봇(831)에 의해 제1정렬 및 막두께 측정기구(841)로 운반되어, 반도체 기판의 막두께, 즉 배리어층의 막두께가 측정된다.
막두께 측정 후 반도체 기판은 제2로봇(832)에 의해 시드층 형성장치(812)로 이송되고, 무전해 Cu도금에 의해 배리어층 위에 시드층이 형성된다. 반도체 기판이 주입도금장치인 도금막 형성장치(813)로 운반되기 전에, 세정 및 건조단계 후 배출된 반도체 기판은 노치위치를 확인하기 위하여 제2로봇(832)에 의해 제2정렬 및 막두께 측정기구(842)로 운반되고, 그 다음에 막두께 측정기구(842) 내에서 Cu도금을 위한 노치정렬이 행해진다. 필요하다면, 막두께 측정기구(842)를 사용하여 Cu막 형성 전 반도체 기판의 막두께를 다시 측정할 수도 있다.
노치정렬이 완료된 반도체 기판은 제3로봇(833)에 의해 반도체 기판에 Cu도금이 되는 도금막 형성장치(813)로 운반된다. 세정 및 건조단계 후 배출된 반도체 기판은 제3로봇(833)에 의해 베벨 및 배면세정기(816)로 운반되어, 반도체 기판 주변부에서 불필요한 Cu막(시드층)이 제거된다. 베벨 및 배면세정기(816)에서, 베벨은 미리 정해진 시간동안 에칭되고, 반도체 기판의 배면에 부착한 Cu는 플루오르화수소산과 같은 약액으로 세정된다. 이때, 반도체 기판을 베벨 및 배면세정기(816)로 운반하기 전에, 제2정렬 및 막두께 측정기구(842)로 반도체 기판의 막두께를 측정하여 도금에 의해 형성된 Cu막의 두께값을 얻고, 얻어진 결과에 근거하여, 에칭을 수행하는 베벨에칭시간을 임의로 변경할 수 있다. 베벨에칭에 의해 에칭되는 영역은 기판의 주변에지부에 해당하여 그 속에 회로가 형성되지 않는 영역이거나, 또는 회로가 형성되더라도 최종적으로 칩으로 이용되지 않는 영역이다. 베벨부는 이 영역에 포함된다.
베벨 및 배면세정기(816)에서 세정 및 건조단계 후 배출된 반도체 기판은 제3로봇(833)에 의해 기판역전장치(843)로 운반된다. 반도체 기판은 기판역전장치(843)에 의해 도금면이 아래로 향하도록 역전된 후, 제4로봇(834)에 의해 어닐링장치(814) 속으로 도입되어 배선을 안정화시킨다. 어닐링처리 전 및/또는 후, 반도체 기판을 제2정렬 및 막두께 측정기구(842)로 이송하여, 반도체 기판에 형성된 구리막의 막두께를 측정한다. 그 다음에, 반도체 기판을 제4로봇(834)에 의해 제1폴리싱장치(821) 속으로 이송하여 반도체 기판의 Cu막과 시드층을 폴리싱한다.
이때, 원하는 연마입자 등이 사용되지만, 움푹해지는 것을 방지하고 면의 편평도를 증진시키기 위하여 고정연마제를 사용할 수도 있다. 1차폴리싱이 완료된 후, 반도체 기판은 제4로봇(834)에 의해 제1세정기(815)로 운반되어 세정된다. 이 세정은 반도체 기판의 직경과 실질적으로 동일한 길이를 가지는 롤이 반도체 기판의 전면 및 배면에 배치되고, 순수 또는 탈이온수가 흐르는 동안 반도체 기판과 롤이 회전함으로써 반도체 기판이 세정되는 스크럽-세정이다.
1차세정이 완료된 후, 반도체 기판은 제4로봇(834)에 의해 제2폴리싱장치(822)로 운반되어, 반도체 기판 상의 배리어층이 폴리싱된다. 이때, 원하는 연마입자 등이 사용되지만, 오목해지는 것을 방지하고 면의 편평도를 증진시키기 위하여 고정연마제가 사용될 수도 있다. 2차세정이 완료된 후, 반도체 기판은 제4로봇(834)에 의해 제1세정기(815)로 운반되어 스크럽-세정이 행해진다. 세정이 완료된 후, 반도체 기판은 제4로봇(834)에 의해 제2기판역전장치(844)로 운반되어 도금면이 아래로 향하도록 역전되고, 그 다음에 제3로봇에 의해 기판임시배치테이블(845)에 배치된다.
반도체 기판은 제2로봇(832)에 의해 기판임시배치테이블(845)로부터 캡도금장치(817)로 운반되고, 공기로 인한 Cu의 산화를 방지하기 위하여 Cu표면에 캡도금이 행해진다. 캡도금이 행해진 반도체 기판은 제2로봇(832)에 의해 커버도금장치(817)로부터 제3막두께 측정기구(146)로 이송되어, 구리막의 두께가 측정된다. 그 후, 반도체 기판은 제1로봇(831)에 의해 제2세정기(818)로 이송되어 순수 또는 탈이온수로 세정된다. 세정이 완료된 후 반도체 기판은 로딩 및 언로딩 섹션(820)에 배치된 카세트(820a)로 되돌아간다.
정렬 및 막두께 측정기구(841) 및 정렬 및 막두께 측정기구(842)는 기판의 노치부를 배치하고 막두께를 측정한다.
베벨 및 배면세정기(816)는 에지(베벨) Cu 에칭 및 배면세정을 동시에 행할 수 있고, 기판표면의 회로형성부에서 구리의 자연산화물 막의 성장을 억제할 수 있다. 도 27은 베벨 및 배면세정기(816)의 개략도를 나타낸다. 도 27에 도시된 바와 같이, 베벨 및 배면세정기(816)는 바닥 원통형 방수커버(920)의 내부에 배치된 기판유지부(922)를 가지고, 기판의 주변 에지부의 원주방향을 따라 다수의 위치에서 스핀 척(921); 기판유지부(922)에 의해 유지된 기판(W)의 전면의 거의 중심부 위에 배치된 중심노즐(924); 및 기판(W)의 주변 에지부 위로 배치된 에지노즐(926)에 의해 기판(W)을 수평방향으로 유지하면서, 기판(W)의 전면이 위를 향한 상태에서, 고속으로 기판(W)을 회전시키도록 변형된다. 중심노즐(924)과 에지노즐(926)은 아래로 향한다. 후면노즐(928)은 기판(W)의 배면의 거의 중심부 아래에 배치되고, 위를 향한다. 에지노즐(926)은 기판(W)의 직경방향과 높이방향으로 움직일 수 있도록 변형된다.
에지노즐(926)의 이동폭(L)은 에지노즐(226)이 기판의 외주변 말단면으로부터 중심을 향하는 방향으로 임의로 배치될 수 있도록 설정되고, L에 대한 설정값은 기판(W)의 크기, 용도 등에 따라 입력된다. 일반적으로, 에지절단폭(C)은 2mm 내지 5mm로 설정된다. 기판의 회전속도가 배면에서 전면으로의 액체이동량이 문제가 되지 않는 임의의 값 이상인 경우, 에지절단폭(C) 내의 구리막은 제거될 수 있다.
다음으로, 이 세정기를 사용한 세정방법을 상세하게 설명한다. 먼저, 반도체 기판(W)은 기판유지부(922)의 스핀척(921)에 의해 수평으로 유지된 상태로, 기판유지부(922)와 일체로 수평으로 회전한다. 이 상태에서, 중심노즐(924)로부터 기판(W)의 전면의 중심부로 산용액이 공급된다. 산용액은 비이온화산일 수 있고, 플루오르화수소산, 염산, 황산, 시트르산, 옥살산 등이 사용된다. 한편,에지노즐(926)로부터 기판(W)의 주변에지부로 산화제용액이 연속적으로 또는 간헐적으로 공급된다. 산화제용액으로서, 오존의 수용액 중 하나, 과산화수소의 수용액, 질산의 수용액, 및 하이포아염소산나트륨의 수용액이 사용되거나, 이들의 조합이 사용된다.
이러한 방식으로, 반도체 기판(W)의 주변에지부(C)의 영역 내의 상부면 및 말단면에 형성된 구리막 등이 산화제용액으로 신속하게 산화되고, 동시에 중심노즐(924)로부터 공급되어 기판의 전체 표면에 도포되는 산용액으로 에칭됨으로써, 용해되어 제거된다. 기판의 주변 에지부에서 산용액과 산화제용액을 혼합함으로써, 미리 공급되어 생산된 이들의 혼합물에 비해 가파른 에칭 종단면을 얻을 수 있다. 이때, 구리에칭속도는 이들의 농도에 의해 결정된다. 기판의 전면의 회로형성부에 구리의 천연산화물 막이 형성되면, 이 천연산화물은 기판의 회전에 따라 기판의 전체 표면에 도포되는 산용액에 의해 즉시 제거되고, 더이상 성장하지 않는다. 중심노즐(924)로부터 산용액의 공급이 중단된 후, 에지노즐(926)로부터 산화제용액의 공급이 중단된다. 그 결과, 표면에 노출된 실리콘이 산화되고, 구리의 침착이 억제될 수 있다.
한편, 산화제용액과 실리콘산화물 막 에칭제는 후면노즐(926)로부터 기판의 후면의 중심부로 동시에 또는 교대로 공급된다. 따라서, 반도체 기판(W)의 후면에 금속형태로 부착하는 구리 등은 기판의 실리콘과 함께 산화제용액으로 산화될 수 있고, 실리콘산화물 막 에칭제로 에칭되어 제거될 수 있다. 이 산화제용액은 전면에 공급된 산화제용액과 동일한 것이 바람직한데, 이는 화학약품종류의 수가 감소되기 때문이다. 플루오르화수소산은 실리콘산화물 막 에칭제로 사용될 수 있고, 플루오르화수소산이 기판의 전면에 대한 산용액으로 사용된다면, 화학약품종류의 수가 감소될 수 있다. 따라서, 산화제의 공급이 먼저 중단되면, 소수성표면이 얻어진다. 에칭액용액이 먼저 중단되면, 수포화된 표면(친수성표면)이 얻어지고, 따라서 배면이 이후 공정의 요건을 만족시킬 조건으로 조절될 수 있다.
이러한 방식으로, 산용액, 즉 에칭용액은 기판에 공급되어 기판(W)의 표면에 잔존하는 금속이온을 제거한다. 그리고 나서, 순수를 공급하여 에칭용액을 순수로 대체하면서 에칭용액을 제거하며, 그 다음에 기판을 스핀건조에 의해 건조시킨다. 이러한 식으로, 반도체 기판의 전면의 주변 에지부에서 에지절단폭(C)내의 구리막의 제거와, 배면의 구리오염물의 제거가 동시에 행해져 이 처리가 예를 들면, 80초 내에 완료될 수 있다. 에지의 에칭절단폭은 임의로 (2mm 내지 5mm) 설정될 수 있지만, 에칭에 소요되는 시간은 절단폭에 의존하지 않는다.
CMP공정 전 및 도금 후에 행해지는 어닐링처리는 이후의 CMP처리와 배선의 전기적 특성에 바람직한 효과를 나타낸다. 어닐링 없이 CMP처리 후 넓은 배선의 표면(수 마이크로미터단위)을 관찰하면 미세공극과 같은 많은 결함이 나타나서, 전체배선의 전기저항성이 증가된다. 어닐링을 하면 전기저항성의 증가가 개선되었다. 어닐링을 하지 않는 경우, 얇은 배선에는 공극이 없었다. 따라서, 입자성장의 정도는 이들 현상에 관련된 것으로 생각된다. 즉, 다음의 메카니즘을 추측할 수 있다: 입자성장은 얇은 배선에서는 일어나기 어렵다. 한편, 넓은 배선에서, 어닐링처리에 따라 입자성장이 진행된다. 입자성장과정동안, 너무 작아서 SEM(scanning electronmicroscopy)으로 볼 수 없는, 도금막 내의 초미세구멍은 모여서 위로 이동하고, 따라서, 배선의 상부에 미세공극형 부각을 형성한다. 어닐링장치(814) 내의 어닐링조건은 수소(2% 이하)가 기체대기 중에 첨가되고, 온도는 300℃ 내지 400℃이고, 시간은 1 내지 5분이다. 이들 조건 하에서, 상기 효과가 얻어진다.
도 30 및 31은 어닐링장치(814)를 나타낸다. 어닐링장치(814)는 반도체 기판(W)을 넣거나 꺼내기 위한 게이트(1000)를 가지는 챔버(1002), 반도체 기판(W)을 예를 들면 400℃까지 가열하기 위하여 챔버(1002) 내의 상부위치에 배치된 핫플레이트(1004), 및 예를 들면 플레이트의 내부에 냉각수를 흐르게 함으로써 반도체 기판(W)을 냉각시키기 위하여 챔버(1002) 내의 하부위치에 배치된 쿨플레이트(1006)를 포함한다. 어닐링장치(1002)는 또한 쿨플레이트(1006)를 관통하고 그 위에 반도체 기판(W)을 배치하고 유지하기 위하여 이를 통해 상부 및 하부로 연장되는 다수의 수직이동가능 상승핀(1008)을 가진다. 또한 어닐링장치는 어닐링하는 동안 반도체 기판(W)과 핫플레이트(1004) 사이에 항산화제기체를 도입하기 위한 기체도입파이프(1010), 및 기체도입파이프(1010)로부터 도입되어 반도체 기판(W)과 핫플레이트(1004) 사이를 흐른 기체를 배출하기 위한 기체배출파이프(1012)를 포함한다. 파이프(1010 및 1012)는 핫플레이트(1004)의 반대면에 배치된다.
기체도입파이프(1010)는 필터(1014a)를 포함하는 N2기체도입라인(1016)을 통해 도입된 N2기체와, 필터(1014b)를 포함하는 H2기체도입라인(1018)을 통해 도입된 H2기체가 혼합되어 상기 라인(1022)을 통해 기체도입파이프(1010) 속으로 흐르는 혼합기체를 형성하는 혼합기(1020)에 차례로 연결된 혼합기체도입라인(1022)에 연결된다.
작동시, 게이트(1000)를 통해 챔버(1002) 내로 이송된 반도체 기판(W)은 상승핀(1008) 위에 유지되고 상승핀(1008)은 리프팅핀(1008)에 유지된 반도체 기판(W)과 핫플레이트(1004) 사이의 거리가, 예를 들면 0.1-1.0mm가 되는 위치까지 올라간다. 이 상태에서, 반도체 기판(W)은 핫플레이트(1004)를 통해 예를 들면 400℃까지 가열되고, 동시에 항산화제 기체가 기체도입파이프(1010)로부터 도입되고, 기체는 기체배출파이프(1012)로부터 배출되면서 반도체 기판(W)과 핫플레이트(1004) 사이로 흘러감으로써, 산화되는 것을 방지하면서 반도체 기판(W)을 어닐링할 수 있다. 어닐링처리는 약 수십초 내지 60초 내에 완료될 수 있다. 기판의 가열온도는 100-600℃에서 선택될 수 있다.
어닐링이 완료된 후, 상승핀(1008)은 상승핀(1008)에 유지된 반도체 기판(W)과 쿨플레이트(1006) 사이의 거리가 예를 들면 0-0.5mm가 되는 위치까지 내려간다. 이 상태에서, 냉각수가 쿨플레이트(1006)로 도입됨으로써, 반도체 기판은 쿨플레이트에 의해 예를 들면 10-60초 내에 100℃ 이하까지 냉각된다. 냉각된 반도체 기판은 다음 단계로 보내진다.
N2기체와 수 %의 H2기체의 혼합기체가 상기 항산화제기체로 사용된다. 그러나, N2기체 단독으로 사용될 수도 있다.
도 28은 무전해도금장치의 개략적인 구성도이다. 도 28에 도시된 바와 같이, 이 무전해도금장치는 상부면에 도금되는 반도체 기판(W)을 유지하기 위한 유지수단(911), 주변에지부를 밀봉하기 위하여 유지수단(911)에 의해 유지되는 반도체 기판(W)의 도금되는 면(상부면)의 주변에지부와 접촉하는 댐부재(931), 및 댐부재(931)로 밀봉되는 주변에지부를 가지는 반도체 기판(W)의 도금되는 면에 도금액을 공급하기 위한 샤워헤드(941)를 포함한다. 또한 무전해도금장치는 반도체 기판(W)의 도금되는 면에 세정액을 공급하기 위하여 유지수단(911)의 상부외주변 근처에 배치된 세정액공급수단(951), 배출되는 세정액 등(도금폐기액)을 회수하기 위한 회수관(961), 반도체 기판(W)에 유지된 도금액을 흡인하여 회수하기 위한 도금액회수노즐(965), 및 유지수단(911)을 회전구동하기 위한 모터(M)를 포함한다. 각 부재는 하기에서 설명한다.
유지부재(911)는 반도체 기판(W)을 배치하고 유지하기 위하여 그 상부면에 기판배치부(913)를 가진다. 기판배치부(913)는 반도체 기판(W)을 배치하고 고정하도록 변형된다. 특히, 기판배치부(913)는 진공흡인에 의하여 그 배면으로부터 반도체 기판(W)을 끌어당기기 위한 진공견인메커니즘(도시하지 않음)을 가진다. 평평하고 반도체 기판(W)의 도금되는 면을 아래쪽으로부터 따뜻하게 유지하기 위해 가열하는 배면히터(915)는 기판배치부(913)의 배면에 설치된다. 배면히터(915)는 예를 들면 고무히터로 구성된다. 이 유지수단(911)은 모터(M)에 의해 회전되도록 변형되고, 상승 및 하강수단(도시하지 않음)에 의해 수직으로 이동할 수 있다.
댐부재(931)는 관상이고, 반도체 기판(W)의 외주변 에지를 밀봉하기 위하여그 하부에 밀봉부(933)가 제공되고, 도시된 위치로부터 수직으로 이동하지 않도록 설치된다.
샤워헤드(941)는 샤워형태로 공급된 도금액을 분산시키고 이것을 반도체 기판(W)의 도금되는 면에 실질적으로 균일하게 공급하기 위하여 전단에 많은 노즐을 가진 구조이다. 세정액공급수단(951)은 노즐(953)로부터 세정액을 분사하기 위한 구조를 가진다.
도금액회수노즐(965)은 상부 및 하부로 이동가능하고 회전가능하도록 변형되며, 도금액회수노즐(965)의 전단은 반도체 기판(W)의 상부면 주변에지부에 위치한 댐부재(931)의 안쪽으로 내려가서 반도체 기판(W) 상의 도금액을 흡인하도록 변형된다.
다음으로, 무전해도금장치의 작동을 설명한다. 먼저, 유지수단(911)은 유지수단(911)과 댐부재(931) 사이에 소정의 크기의 갭을 제공하기 위하여 도시된 상태에서 내려가고, 반도체 기판(W)은 기판배치부(913)에 배치되어 고정된다. 예를 들면, 8인치 웨이퍼가 반도체 기판(W)으로 사용된다.
그 다음에, 유지수단(911)은 도시된 바와 같이 상부면이 댐부재(931)의 하부면과 접촉하도록 상승되고, 반도체 기판(W)의 외주변은 댐부재(931)의 밀봉부(933)로 밀봉된다. 이때, 반도체 기판(W)의 표면은 개방된 상태에 있다.
그 다음에, 반도체 기판(W) 자체는 반도체 기판(W)의 온도가 예를 들면 70℃(도금종료시까지 유지됨)가 되도록 배면히터(915)로 직접 가열된다. 그리고 나서, 예를 들면 50℃까지 가열된 도금액이 샤워헤드(941)로부터 분사되어 반도체 기판(W)의 실질적으로 전체 표면에 도금액이 뿌려진다. 반도체 기판(W)의 표면은 댐부재(931)로 둘러싸이고, 뿌려진 도금액은 모두 반도체 기판(W)의 표면에 유지된다. 공급된 도금액의 양은 반도체 기판(W)의 표면에 1mm 두께 (약 30ml)가 되는 소량일 수 있다. 도금되는 면에 유지되는 도금액의 깊이는 10mm 이하일 수 있고, 본 실시예에서는 1mm일 수도 있다. 공급된 도금액이 소량이어도 충분하다면, 도금액을 가열하기 위한 가열장치는 크기가 작을 수 있다. 이 실시예에서, 반도체 기판(W)의 온도는 70℃까지 올라가고, 도금액의 온도는 가열에 의해 50℃까지 올라간다. 따라서, 반도체 기판(W)의 도금되는 면은 예를 들면 60℃가 되고, 따라서 본 실시예에서 도금반응을 위한 최적온도가 얻어질 수 있다.
반도체 기판(W)은 모터(M)에 의해 순간적으로 회전하여 도금되는 면이 도금액으로 균일하게 젖도록 한 후, 반도체 기판(W)이 정지상태에 있는 상태에서 도금되는 면의 도금이 행해진다. 특히, 반도체 기판(W)은 반도체 기판(W)의 도금되는 면이 도금액으로 균일하게 젖도록 단지 1초 동안 100rpm 이하로 회전된다. 그 다음에, 반도체 기판(W)을 정지상태로 유지하고 1분동안 무전해도금을 한다. 순간회전시간은 길어야 10초 이하이다.
도금처리가 완료된 후, 도금액회수노즐9(65)의 전단은 도금액을 흡인하기 위하여 반도체 기판(W)의 주변에지부 상의 댐부재(931)의 내부근처 영역까지 내려간다. 이때, 반도체 기판(W)이 예를 들면 100rpm 이하의 회전속도로 회전한다면, 반도체 기판(W) 상에 잔존하는 도금액은 원심력 하에서 반도체 기판(W)의 주변에지부 상의 댐부재(931)의 일부에 모일 수 있어, 우수한 효율과 높은 회수속도로 도금액을 회수할 수 있다. 유지수단(911)은 반도체 기판(W)을 댐부재(931)로부터 분리하기 위하여 내려간다. 반도체 기판(W)은 회전하기 시작하고, 세정액(초순수)은 세정액공급수단(951)의 노즐(953)로부터 반도체 기판(W)의 도금면으로 분사되어 도금면을 냉각시키고, 동시에 희석과 세정을 행함으로써, 무전해도금반응을 중지시킨다. 이때, 노즐(953)로부터 분사된 세정액은 댐부재(931)로 공급되어 동시에 댐부재(931)의 세정을 행할 수도 있다. 이때 도금폐기액은 회수관(961) 속으로 회수되어 폐기된다.
그 다음에, 반도체 기판(W)은 스핀건조를 위해 모터(M)에 의해 고속으로 회전하고 반도체 기판(W)은 유지수단(911)으로부터 제거된다.
도 29는 다른 무전해도금의 개략적인 구성도이다. 도 29의 무전해도금장치는 유지수단(911) 내에 배면히터(915)가 제공되는 대신, 유지수단(911) 위에 램프히터(917)가 배치되고, 램프히터(917)와 샤워헤드(941-2)가 일체화되어 있다는 점에서 도 28의 무전해도금장치와 다르다. 예를 들면, 다른 반경을 가진 다수의 링형상 램프히터(917)가 동심원적으로 제공되고, 샤워헤드(941-2)의 많은 노즐(943-2)은 램프히터(917) 사이의 갭으로부터 링형태로 개방된다. 램프히터(917)는 단일 나선형 램프히터로 구성되거나, 다양한 구조와 배열의 다른 램프히터로 구성될 수 있다.
이러한 구조로도, 도금액은 각 노즐(943-2)로부터 샤워형태로 실질적으로 균일하게 반도체 기판(W)의 도금되는 면으로 공급될 수 있다. 또한, 반도체 기판(W)의 가열과 열보유는 램프히터(917)에 의해 직접적으로 균일하게 이루어질 수 있다.램프히터(917)는 반도체 기판(W)과 도금액뿐 아니라, 주변공기도 가열하고, 따라서, 반도체 기판(W)에 대한 열보유효과를 나타낸다.
램프히터(917)에 의해 반도체 기판(W)을 직접 가열하는 것은 램프히터(917)가 비교적 큰 전력소비를 하도록 한다. 그러한 램프히터(917) 대신에, 도 27에 도시된 배면히터(915)와 비교적 적은 전력을 소비하는 램프히터(917)를 조합하여 사용함으로써 배면히터(915)로는 주로 반도체 기판(W)을 가열하고 램프히터(917)로 도금액과 주변공기의 열보유를 하도록 할 수 있다. 상기 실시예와 동일한 방식으로, 반도체 기판(W)을 직접 또는 간접적으로 냉각시키는 수단을 제공하여 온도조절을 하도록 할 수도 있다.
상기 설명된 캡도금은 무전해도금에 의해 행하는 것이 바람직하지만, 전해도금에 의해 행할 수도 있다.
본 발명의 일부 바람직한 실시예를 도시하여 상세하게 설명했지만, 첨부된 특허청구범위의 기재 내에서 다양한 변화와 변형이 이루어질 수 있음을 명백하다.
상기와 같은 본 발명에 의하면, 도금속도를 증가시키지 않으면서 생성된 도금막의 붕소 함량을 낮추고, FCC(면심입방) 결정구조를 가진 Ni-B 합금막을 형성하는 무전해 Ni-B 도금액과, 배선이 도금액을 사용하여 무전해 도금되어 형성된 도금막으로 보호되는 전자장치를 제조할 수 있다.

Claims (14)

  1. 니켈이온, 니켈이온용 착제, 니켈이온용 환원제, 및 암모늄(NH4 +)을 포함하고, 내장된 배선구조를 가지는 전자장치의 배선의 적어도 일부에 Ni-B합금막을 형성하기 위한 무전해 Ni-B도금액.
  2. 제1항에 있어서,
    상기 환원제가 알킬아민 보란 또는 붕소화수소를 포함하는 것을 특징으로 하는 무전해 Ni-B도금액.
  3. 제1항에 있어서,
    상기 암모늄은 암모니아수로부터 제조되는 것을 특징으로 하는 무전해 Ni-B도금액.
  4. 제1항에 있어서,
    상기 무전해 Ni-B 도금액의 pH는 8 내지 12로 조절되는 것을 특징으로 하는 무전해 Ni-B도금액.
  5. 제1항에 있어서,
    상기 무전해 Ni-B 도금액의 온도는 50℃ 내지 90℃로 조절되는 것을 특징으로 하는 무전해 Ni-B도금액.
  6. 은, 은합금, 구리 또는 구리합금의 내장된 배선구조를 가지고, 배선의 표면은 Ni-B 합금막의 보호층으로 선택적으로 피복된 것을 특징으로 하는 전자장치.
  7. 제6항에 있어서,
    상기 Ni-B 합금막은 FCC결정구조를 가지는 것을 특징으로 하는 전자장치.
  8. 제6항에 있어서,
    상기 Ni-B 합금막의 붕소함량이 0.01at% 내지 10at%인 것을 특징으로 하는 전자장치.
  9. 제6항에 있어서,
    상기 Ni-B 합금막은 무전해 Ni-B 도금액을 사용한 무전해 도금법에 의해 형성되고, 상기 무전해 Ni-B 도금액은 상기 니켈이온, 상기 니켈이온용 착제, 상기 니켈이온용 환원제 및 암모늄(NH4 +)을 포함하는 것을 특징으로 하는 전자장치.
  10. 제9항에 있어서,
    상기 Ni-B 합금막은 FCC 결정구조를 가지는 것을 특징으로 하는 전자장치.
  11. 제9항에 있어서,
    상기 Ni-B 합금막의 붕소함량이 0.01at% 내지 10at%인 것을 특징으로 하는 전자장치.
  12. 무전해 Ni-B 도금액을 사용하여 내장된 배선구조를 가지는 전자장치를 무전해도금하여 상기 전자장치의 배선의 표면에 선택적으로 Ni-B합금막의 보호층을 형성하는 단계를 포함하고;
    상기 무전해 Ni-B 도금액은 상기 니켈이온, 상기 니켈이온용 착제, 상기 니켈이온용 환원제 및 암모늄(NH4 +)을 포함하는 것을 특징으로 하는 전자장치의 제조방법.
  13. 제12항에 있어서,
    상기 Ni-B합금막은 FCC 결정구조를 가지는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    상기 Ni-B합금막은 0.01at% 내지 10at%의 붕소함량을 가지는 것을 특징으로 하는 방법.
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