KR20020031718A - 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 지지부재를 사용하여 동일한 크기 또는 서로 다른 크기의 칩을 상하 일정간격으로 유지시켜 부착하고, 각 칩에 대한 와이어 본딩을 용이하게 실시할 수 있으며, 적층되는 칩 사이의 공간에 수지를 채워지도록 한 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 지지부재를 사용하여 칩을 상하 일정 간격으로 유지시켜 부착함에 따라, 이 부착된 칩의 상하에는 공간이 생겨 하부칩에 대한 와이어 본딩을 용이하게 실시할 수 있고, 또한 적층 부착된 칩 사이의 공간이 수지로 채워져 몰딩되도록 함으로써, 적층된 칩간의 결합력이 증대되는 동시에 종래에 적층된 칩 사이의 습기로 인한 박리 현상을 방지할 수 있고, 상기 지지부재가 외부로 노출되어 열방출 효과를 얻어낼 수 있도록 한 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 전도성의 지지부재를 사용하여 동일한 크기 또는 서로 다른 크기의 칩을 상하 일정간격으로 유지되게 부착하여, 각 칩에 대한 와이어 본딩을 용이하게 실시할 수 있으며, 적층되는 칩 사이의 공간에 수지가 채워지도록 한 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

통상적으로 반도체 패키지는 전자기기의 집약적인 발달과 소형화 경향으로 고집적화, 소형화, 고기능화를 실현할 수 있는 제조 추세에 있는 바, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 칩탑재판의 저면이 외부로 노출된 구조의 반도체 패키지, 솔더볼과 같은 인출단자를 포함하는 볼 그리드 어레이 반도체 패키지, 다수개의 칩이 적층된 구조의 패키지등, 그 밖에 다양한 종류의 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.

특히, 최근에는 다수개의 칩을 적층한 구조의 반도체 패키지로서, 서로 다른 크기 또는 동일한 크기의 반도체 칩을 적층한 구조의 반도체 패키지의 개발이 계속이루어지고 있다.

따라서, 종래에는 동일한 칩을 적층하기 위하여 적층될 칩 사이에 인터포져와 같은 비전도성 소재를 끼워넣어 적층되는 칩 사이의 상하 간격을 유지하고, 각각 위쪽을 향해 위치된 칩의 본딩패드와 부재의 본딩영역간을 와이어로 본딩하여반도체 패키지를 제조함에 따라, 인터포져에 의한 반도체 패키지의 두께가 증가하는 단점이 있고, 상부칩 밑에 좁은 간격으로 위치되어 있는 하부칩의 본딩패드과 부재의 본딩영역간을 와이어로 본딩하는 작업이 매우 어려워 와이어의 손상을 초래하는 단점이 있었다

또한, 종래에 칩을 적층한 반도체 패키지의 경우에 접착수단이나 인터포져를 사이에 두고 부착된 칩사이에 습기가 존재하는 바, 이 습기에 의하여 칩의 박리현상이 일어나는 단점이 있다.

따라서, 본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 전도성의 지지부재를 사용하여 동일한 크기 또는 서로 다른 크기의 칩을 상하 일정간격으로 유지시켜 부착함에 따라, 각 칩에 대한 상하 간격이 유지되어 하부칩에 대한 와이어 본딩을 용이하게 실시할 수 있고, 또한 적층되는 칩 사이의 공간을 수지로 몰딩되도록 함으로써, 종래에 적층된 칩 사이의 습기로 인한 박리 현상을 방지할 수 있고, 적층된 칩간의 결합력이 증대되어 반도체 패키지의 내구성을 향상시킬 수 있도록 한 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.

도 1은 본 발명에 따른 반도체 패키지 및 제조방법의 일실시예를 순서대로 나타내는 단면도,

도 2는 본 발명에 따른 반도체 패키지 및 제조방법의 다른 실시예를 순서대로 나타내는 단면도,

도 3은 본 발명에 적용되는 지지부재를 나타내는 사시도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 부재12 : 제1칩

14 : 제2칩16 : 전도성패턴

18 : 접착수단20 : 지지부재

22 : 제1와이어24 : 제2와이어

26 : 수지28 : 인출단자

30 : 공간확보홀32 : 지지다리

34 : 탑재판

이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는: 부재(10)의 칩탑재 영역에 접착수단(18)으로 부착된 제1칩(12)과; 상기 부재의 테두리쪽 상면에 접착수단(18)으로 부착되는 지지부재(20)와; 상기 제1칩(12)과 상하 일정간격을 갖도록 상기 지지부재(20)의 상단 저면에 접착수단(18)으로 부착된 제2칩(14)과; 상기 제1칩(12)의 본딩패드와 상기 부재(10) 상면에 형성된 전도성패턴(16)간에 연결된 제1와이어(22)와; 상기 제2칩(14)의 본딩패드와 부재(10) 상면에 노출된 전도성패턴(16)간에 연결된 제2와이어(24)와; 상기 지지부재(20)와, 제1칩(12)과 제2칩(14)의 상하 공간과, 제1와이어(22) 및 제2와이어(24)등을 몰딩하고 있는 수지(26)와; 상기 부재(10) 저면의 커버코트상으로 노출된 볼랜드용 전도성패턴(16)에 부착된 인출단자(28)로 구성된 것을 특징으로 한다.

바람직한 구현예로서, 상기 지지부재(20)는 하부를 이루는 지지다리(32)와, 상부를 이루는 탑재판(34)이 서로 일체로 성형되고, 상기 탑재판(34)의 사방 테두리면에는 와이어 본딩 수단의 작업 공간 확보를 위한 공간확보홀(30)이 관통되어 형성된 것을 특징으로 한다.

상기 지지부재(20)의 탑재판(34) 크기는 부착될 반도체 칩의 본딩패드가 공간확보홀(30)로 노출될 정도의 크기를 갖도록 성형된 것을 특징으로 한다.

특히, 상기 지지부재(20)의 외측면을 외부로 노출되게 수지(26)로 몰딩하여 열방출 효과를 얻도록 한 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조방법은:

상부의 탑재판(34)과 하부의 지지다리(32)가 서로 일체로 성형되고, 상기 탑재판(34)의 사방 테두리면에는 와이어 본딩 수단의 작업 공간 확보를 위한 공간확보홀(30)이 형성된 지지부재(20)를 성형하여 구비하는 공정과; 상하면에 비아홀로 연결되는 전도성패턴(16)이 식각 처리되어 있고, 이 전도성패턴(16)의 일부를 노출시키며 커버코트가 도포되어 있는 부재(10)의 칩탑재영역에 제1칩(12)을 접착수단으로 부착하는 공정과; 본딩패드가 상기 지지부재(20)의 공간확보홀(30)로 노출되도록 상기 지지부재(20)의 탑재판(34) 저면에 제2칩(14)을 접착수단(18)으로 부착하는 공정과; 상기 제1칩(12)의 본딩패드와 상기 부재(10)의 상면으로 노출된 전도성패턴(16)간을 제1와이어(22)로 본딩하는 공정과; 상기 제2칩(14)이 부착된 지지부재(20)의 지지다리(32)를 상기 부재(10)의 상면에 접착수단(18)으로 부착하는 공정과; 상기 지지부재(20)의 탑재판(34) 저면에 부착되어 공간확보홀(30)로 노출되어 있는 제2칩(14)의 본딩패드와, 상기 부재(10)의 상면으로 노출된 전도성패턴(16)간을 제2와이어(24)로 본딩하는 공정과; 상기 지지부재(20)와, 제1칩(12)과 제2칩(14) 사이의 상하공간과, 제1와이어(22) 및 제2와이어(24), 부재(10) 상면의 전도성패턴(16)등을 수지(26)로 몰딩하는 공정과; 상기 부재(10) 저면의 커버코트상으로 노출된 전도성패턴(16)에 인출단자(28)를 부착하는 공정으로 이루어진 것을 특징으로 한다.

여기서, 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.

첨부한 도 1은 본 발명에 따른 반도체 패키지 및 그 제조방법을 나타내는 단면도로서, 도면부호 20은 지지부재이다.

상기 지지부재(20)는 비전도성의 플라스틱으로 성형된 것을 사용하는 것이 바람직하고, 전도성의 금속으로 성형된 것을 사용하여도 무방하다.

보다 상세하게는, 도 4에 도시한 바와 같이 상기 지지부재(20)는 하부의 지지다리(32)와, 상부의 탑재판(34)이 서로 일체로 성형된 구조물로서, 상기 지지부재(20)의 탑재판(34)의 사방 테두리면에는 캐필러리와 같은 와이어 본딩 수단의 작업 공간 확보를 위하여 길다란 공간확보홀(30)이 관통되어 형성된다.

한편, 상기 지지부재(20)는 부재(10)에 부착되는 지지다리(32)와, 칩이 부착되는 탑재판(34)의 형상을 여러가지 형상으로 용이하게 변경할 수 있고, 단지 상기 지지다리(32)와 탑재판(34)이 서로 일체가 되도록 성형하여야 하고, 특히 상기 탑재판(34)에는 공간확보홀(30)이 필수적으로 형성되어야 한다.

여기서, 상기 지지부재(20)와, 상하면에 비아홀로 연결되는 전도성패턴(16)이 식각 처리되어 있고, 이 전도성패턴(16)의 일부를 노출시키며 커버코트가 도포되어 있는 인쇄회로기판과 같은 부재(10)를 이용하여 본 발명의 반도체 패키지를 제조하는 공정을 순서대로 설명하면 다음과 같다.

먼저, 상기 부재(10)의 칩탑재영역에 제1칩(12)을 접착수단(18)으로 부착하는 공정을 진행시키고, 상기 지지부재(20)의 탑재판(34) 저면에 접착수단(18)을 사용하여 제2칩(14)을 부착하는 공정을 진행시키게 된다.

이때, 상기 지지부재(20)의 탑재판(34)에는 보다 큰 크기의 제2칩(14)이 부착되어, 제2칩(14)의 본딩패드가 상기 공간확보홀(30)을 통하여 위쪽을 향하며 노출된 상태가 된다.

다음 공정으로, 상기 부재(10)의 칩탑재영역에 부착된 제1칩(12)의 본딩패드와, 이 제1칩(12)의 주변으로 상기 부재(10)의 상면상에 노출된 전도성패턴(16)간을 제1와이어(12)로 본딩하는 공정을 진행시키게 된다.

그 다음 공정으로, 상기 제2칩(14)이 부착된 지지부재(20)를 상기 제1와이어 (12)의 주변으로 부재(10)의 상면상에 접착수단(18)으로 부착하는 공정을 진행시키는 바, 실질적으로 상기 지지부재(20)의 지지다리(32)가 부재(10)의 상면에 접착수단(18)으로 부착된다.

따라서, 상기 부재(10)의 칩탑재영역에 부착된 제1칩(12)과, 상기 지지부재(20)의 탑재판(34) 저면에 부착된 제2칩(14) 사이가 소정의 간격으로 유지됨에 따라, 이 간격내에 상기 제1칩(12)의 본딩패드에 본딩된 제1와이어(22)가 위쪽의 제2칩(14)과 간섭되지 않으며 위치되어, 제1와이어(22)의 본딩상태가 용이하게 보호된다.

다음으로, 상기 지지부재(20)의 탑재판(34) 저면에 부착되어 공간확보홀(30)로 노출되어 있는 상기 제2칩(14)의 본딩패드와, 상기 부재(10)의 상면으로 노출된 전도성패턴(16)간을 제2와이어(24)로 본딩하는 공정으로 진행시키는 바, 캐필러리와 같은 와이어 본딩수단이 지지부재(20)의 공간확보홀(30)을 통하여 용이하게 이동하며 와이어 본딩을 하게 된다.

이어서, 상기 지지부재(20)와 제1칩(12)과 제2칩(14), 그 사이의 상하공간과, 제1와이어(22) 및 제2와이어(24), 부재(10) 상면의 전도성패턴(16)등을 수지(26)로 몰딩하는 공정을 진행시키는 바, 상기 제1칩(12)과 제2칩(14) 사이의 공간에 수지(26)가 채워짐에 따라, 제1칩(12)과 제2칩(14)간의 결합력이 증대되고, 종래에 칩 적층형 패키지에서 적층된 칩 사이의 습기로 인한 칩간의 박리현상을 방지할 수 있게 된다.

마지막으로, 상기 부재(10) 저면의 커버코트상으로 노출된 전도성패턴(16)에 인출단자(28)를 부착하는 공정을 진행함으로써, 첨부한 도 1의 반도체 패키지(100)가 완성된다.

한편, 첨부한 도 2는 본 발명에 따른 반도체패키지의 다른 실시예를 나타내는 단면도로서, 상기 몰딩공정시 상기 지지부재(20)의 외측면을 외부로 노출시키며몰딩함으로써, 반도체 칩에서 발생하는 열의 방출 효과를 높일 수 있게 된다.

또한, 상기와 같이 제조된 반도체 패키지(100)는 반도체 패키지 영역이 매트릭스 형태로 형성된 인쇄회로기판이나 회로필름등의 부재를 이용하여, 각 반도체 패키지 영역에 상기 지지부재(20)를 각각 적용하여 제조한 후, 각각의 반도체 패키지로 소잉하게 된다.

이상에서 본 바와 같이 본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면 전도성의 지지부재를 이용하여 동일한 칩 또는 서로 다른 칩을 일정간격으로 부착하고, 적층된 칩 사이의 공간에 몰딩수지를 채워지게 하여 제조함으로써, 외측면이 외부로 노출된 지지부재를 통하여 반도체 칩에서 발생된 열의 방출 효과를 얻어낼 수 있고, 적층된 칩 사이의 공간에 수지가 채워져 종래에 적층된 칩 사이에 존재하는 습기에 의하여 박리 현상이 일어나는 현상을 방지할 수 있고, 칩간의 결합력을 향상시킬 수 있다.

또한, 지지부재의 높이를 정확하게 계측된 것을 사용하여, 항상 균일한 두께의 패키지를 실현할 수 있다.

Claims (5)

1. 부재의 칩탑재 영역에 접착수단으로 부착된 제1칩과;

   상기 부재의 테두리쪽 상면에 접착수단으로 부착되는 지지부재와;

   상기 제1칩과 상하 일정간격을 갖도록 상기 지지부재의 상단 저면에 접착수단으로 부착된 제2칩과;

   상기 제1칩의 본딩패드와 상기 부재 상면에 형성된 전도성패턴간에 연결된 제1와이어와;

   상기 제2칩의 본딩패드와 부재 상면에 노출된 전도성패턴간에 연결된 제2와이어와;

   상기 지지부재와, 제1칩과 제2칩의 상하 공간과, 제1와이어 및 제2와이어등을 몰딩하고 있는 수지와;

   상기 부재 저면의 커버코트상으로 노출된 전도성패턴에 부착된 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.
2. 제 1 항에 있어서, 상기 지지부재는 하부를 이루는 지지다리와, 상부를 이루는 탑재판이 일체로 성형되고, 상기 탑재판의 사방 테두리면에는 와이어 본딩 수단의 작업 공간 확보를 위한 공간확보홀이 관통되어 형성된 것을 특징으로 하는 반도체 패키지.
3. 제 1 항 또는 제 2 항에 있어서, 상기 지지부재의 탑재판 크기는 부착될 반도체 칩의 본딩패드가 공간확보홀로 노출될 정도의 크기를 갖도록 성형된 것을 특징으로 하는 반도체 패키지.
4. 제 1 항에 있어서, 상기 지지부재의 외측면을 외부로 노출되게 수지로 몰딩되는 것을 특징으로 하는 반도체 패키지.
5. 상부의 탑재판과 하부의 지지다리가 서로 일체로 성형되고, 상기 탑재판의 사방 테두리면에는 와이어 본딩 수단의 작업 공간 확보를 위한 공간확보홀이 형성된 지지부재를 성형하여 구비하는 공정과;

   상하면에 비아홀로 연결되는 전도성패턴이 식각 처리되어 있고, 이 전도성패턴의 일부를 노출시키며 커버코트가 도포되어 있는 부재의 칩탑재영역에 제1칩을 접착수단으로 부착하는 공정과;

   본딩패드가 상기 지지부재의 공간확보홀로 노출되도록 상기 지지부재의 탑재판 저면에 제2칩을 접착수단으로 부착하는 공정과;

   상기 제1칩의 본딩패드와 상기 부재의 상면으로 노출된 전도성패턴간을 제1와이어로 본딩하는 공정과;

   상기 제2칩이 부착된 지지부재의 지지다리를 상기 부재의 상면에 접착수단으로 부착하는 공정과;

   상기 지지부재의 탑재판 저면에 부착되어 공간확보홀로 노출되어 있는 제2칩의 본딩패드와, 상기 부재의 상면으로 노출된 전도성패턴간을 제2와이어로 본딩하는 공정과;

   상기 지지부재와, 제1칩과 제2칩 사이의 상하공간과, 제1와이어 및 제2와이어, 부재 상면의 전도성패턴등을 수지로 몰딩하는 공정과;

   상기 부재 저면의 커버코트상으로 노출된 볼랜드용 전도성패턴에 인출단자를 부착하는 공정으로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.