KR20020026008A - 하나 이상의 커패시터를 구비한 집적 회로 배열 및 그제조 방법 - Google Patents

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KR20020026008A
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Abstract

본 발명에 따른 커패시터는 기판(1)의 표면의 위쪽에 배치된다. 제1 커패시터 전극은 대략 수직으로 연장되고 서로 나란히 배치되며 그 위에 배치된 상부(O)에 의해 서로 접속되는 중심부(M)와 측부(ST)를 구비한다. 중심부(M)는 측부(ST)보다 더 길고, 그 아래에 배치된 집적 회로 배열의 다른 소자에 접속된다. 제1 커패시터 전극은 커패시터 유전체(KD)를 구비한다. 그 커패시터 유전체(KD)에는 제2 커패시터 전극이 접한다.

Description

하나 이상의 커패시터를 구비한 집적 회로 배열 및 그 제조 방법{INTEGRATED CIRCUIT ARRANGEMENT WITH AT LEAST A CAPACITOR AND A METHOD FOR THE PRODUCTION OF THE SAID}
그러한 집적 회로 배열은 예컨대 EP 0 415 530 B1에 개시되어 있다. 그 집적 회로 배열은 메모리 셀이 트랜지스터 및 커패시터를 포함하는 메모리 셀 배열이다. 커패시터는 스택 커패시터(stack capacitor)로서 구성되고, 다수의 다결정 실리콘 층이 대략 평행하게 서로 상하로 배치된 다결정 실리콘 구조물을 포함하는데, 다결정 실리콘 층은 하나 이상의 측벽 구조물에 의해 서로 접속된다. 그 다결정 실리콘 구조물은 다결정 실리콘 층과 그에 대해 선택적으로 식각될 수 있는 SiO2층을 기판의 표면 상에 교대로 침착시키고, 그 층들을 패터닝하며, 층 구조물의 하나 이상의 측면에 다결정 실리콘으로 이뤄진 측면 차폐물(스페이서)을 생성하고, SiO2층을 선택적으로 식각에 의해 제거함으로써 형성된다. 그러한 다결정 구조물은 커패시터의 제1 커패시터 전극으로서 작용한다. 다결정 구조물의 면에는 커패시터 유전체를 마련한다. 이어서, 커패시터 유전체에 접하는 커패시터의 제2 커패시터 전극을 생성한다. 그러한 커패시터는 그 공간 소요가 작음에도 불구하고, 즉 기판 표면에 투영되는 커패시터의 면이 작음에도 불구하고, 다결정 실리콘 층이 서로 상하로 배치됨으로 인해 다결정 구조물의 표면이 매우 크기 때문에 큰 용량을 구비하게 된다.
본 발명은 하나 이상의 커패시터를 구비한 집적 회로 배열, 즉 기판에 배치되는 회로 배열에 관한 것이다.
이하, 본 발명의 실시예를 첨부 도면에 의거하여 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 트랜지스터, 층간 산화물, 스톱 층, 보조 층, 및 리세스를 생성하고 난 후의 기판의 단면도이고,
도 2는 커패시터의 제1 커패시터 전극의 중심부, 접점, 및 이격 홀더를 생성하고 난 후의 도 1의 단면도이며,
도 3은 제1 커패시터 전극의 상부를 생성하고, 텅스텐을 침착시키고 난 후의 도 2의 단면도이고,
도 4는 제1 커패시터 전극의 측부를 생성하고 난 후의 도 3의 단면도이며,
도 5는 이격 홀더를 제거하고, 커패시터의 커패시터 유전체 및 공통의 제2 커패시터 전극을 생성하고 난 후의 도 3의 단면도이고,
도 6은 트랜지스터, 층간 산화물, 스톱 층, 보조 층, 추가의 보조 층, 마스크 층, 및 리세스를 생성하고 난 후의 제2 기판의 단면도이며,
도 7은 커패시터의 제1 커패시터 전극의 중심부, 상부, 및 측부와, 접점 및 이격 홀더를 생성하고, 마스크 층, 보조 층, 및 추가의 보조 층을 제거하고 난 후의 도 6의 단면도이고,
도 8은 이격 홀더를 제거하고, 커패시터의 커패시터 유전체 및 공통의 제2 커패시터 전극을 생성하고 난 후의 도 7의 단면도이며,
도 9는 트랜지스터, 층간 산화물, 스톱 층, 보조 층, 리세스, 커패시터의 제1 커패시터 전극의 측부, 및 이격 홀더의 제1 부분을 생성하고 난 후의 제3 기판의 단면도이고,
도 10은 보조 층 및 이격 홀더를 제거하고, 제1 커패시터 전극의 중심부 및 상부와, 접점, 커패시터의 커패시터 유전체 및 공통의 제2 커패시터 전극을 생성하고 난 후의 도 9의 단면도이다.
첨부 도면은 정확한 축척으로 된 것은 아니다.
본 발명의 목적은 선행 기술에 비해서도 공간 소요가 보다 더 작은 동시에 용량이 보다 더 커질 수 있는 하나 이상의 커패시터를 구비한 집적 회로 배열을 제공하는 것이다. 또한, 그러한 집적 회로 배열의 제조 방법을 제공하려고 한다.
그러한 목적은 본 발명에 따라 커패시터가 기판의 표면의 위쪽에 배치되는, 하나 이상의 커패시터를 구비한 집적 회로 배열에 의해 달성된다. y 축은 기판의 표면에 수직하게 연장된다. 커패시터의 제1 커패시터 전극은 y 축에 관해 제1 높이로부터 그 위에 위치된 제2 높이까지 연장되는 중심부를 구비한다. 중심부는 그 아래에 배치된 집적 회로 배열의 소자에 접속된다. 제1 커패시터 전극은 중심부로부터 이격되어 그 옆에 배치되는 하나 이상의 측부를 구비한다. 측부는 제1 높이와 제2 높이간에 놓인 제3 높이로부터 제2 높이까지 연장된다. 제1 커패시터 전극은 측부와 중심부 상에 배치되어 그 측부와 중심부를 서로 접속시키는 상부를 구비한다. 제1 커패시터 전극은 커패시터 유전체를 구비한다. 커패시터 유전체에는 제2 커패시터 전극이 접한다.
또한, 전술된 목적은 기판의 표면의 위쪽에 커패시터를 생성하는, 하나 이상의 커패시터를 구비한 집적 회로 배열의 제조 방법에 의해 달성된다. y 축은 기판의 표면에 수직하게 연장된다. 커패시터의 제1 커패시터 전극의 중심부를 그 중심부가 y 축에 관해 제1 높이로부터 그 위에 위치된 제2 높이까지 연장되도록 생성한다. 집적 회로 배열의 소자를 생성하여 그 위에 생성된 중심부에 접속시킨다. 제1 커패시터 전극의 하나 이상의 측부를 그 측부가 중심부로부터 이격되어 그 옆에 배치되도록 생성한다. 그 측부를 제1 높이와 제2 높이간에 놓인 제3 높이로부터 제2 높이까지 연장되도록 생성한다. 제1 커패시터의 상부를 그 상부가 측부와 중심부 상에 배치되어 그 측부와 중심부를 서로 접속시키도록 생성한다. 제1 커패시터 전극에 커패시터 유전체를 마련한다. 제2 커패시터 전극을 그 전극이 커패시터 유전체에 접하도록 생성한다.
커패시터 유전체가 적어도 제3 높이로부터 제1 커패시터 전극의 전면을 덮고, 제2 커패시터 전극이 커패시터 유전체를 덮기 때문에, 측부와 중심부와의 사이에도 제2 커패시터 전극의 일부가 배치되게 된다.
중심부와 측부와의 사이에서 제1 커패시터 전극이 생략됨으로써, 커패시터의 용량에 큰 영향을 미치는 제1 커패시터의 표면이 무엇보다도 측부와 중심부의 측면에 의해 그러한 생략이 없는 커패시터보다 더 넓어지고, 그러면서도 커패시터의 공간 소요는 증대되지 않게 된다. 제3 높이와 제1 높이간의 간격이 커질수록 커패시터의 용량도 커지게 된다.
제3 높이가 제2 높이 쪽보다는 제1 높이 쪽에 더 가까울 경우에 커패시터의 용량이 특히 커지게 된다.
제1 커패시터 전극을 예컨대 이격 홀더(distance holder)에 의해 생성할 수 있다. 그를 위해, 기판의 위쪽에 보조 층을 생성한다. 중심부를 보조 층에 리세스를 생성하여 전도성 재료로 충전시킴으로써 생성한다. 이격 홀더를 그 이격 홀더가 중심부의 측면에 접하고 제3 높이의 아래에서 중심부로부터 옆으로 튀어나오도록 생성한다. 상부와 측부를 그 상부와 측부가 이격 홀더에 접하도록 생성한다. 상부는 위로부터 이격 홀더에 접하는 반면에, 측부는 옆에서 이격 홀더에 접하고, 제3 높이의 아래에서 중심부로부터 옆으로 튀어나온 이격 홀더 부분에도 위로부터 접하게 된다. 그 결과, 중심부의 측면에 접하는 이격 홀더 부분이 중심부와 측부와의 사이에 배치되는 한편, 제3 높이의 아래에서 중심부로부터 옆으로 튀어나온 이격 홀더 부분이 측부 아래에 배치되어 그 측부의 아래에서 옆으로 튀어나올 수 있게 된다. 그러한 부분은 적어도 옆으로는, 그리고 가능한 경우에는 부분적으로 위로부터도 측부에 의해 덮이지 않기 때문에, 이격 홀더를 등방성 식각에 의해 제1 커패시터 전극에 대해 선택적으로 제거할 수 있다. 이어서, 커패시터 유전체 및 제2 커패시터 전극을 생성한다.
커패시터의 공간 소요를 줄이기 위해, 중심부의 측면에 접하는 이격 홀더 부분을 매우 작은 수평 두께로 생성하는 것이 바람직하다. 그 이격 홀더 부분의 수평 두께는 균일한 것이 바람직하다. 즉, 그 이격 홀더 부분은 전체적으로 동일한두께로 된다.
커패시터의 공간 소요를 줄이기 위해, 중심부와 측부를 그들의 측면이 y축에 대략 평행하게 연장되도록 생성하는 것이 바람직하다.
중심부의 측면에 접하는 이격 홀더 부분의 수평 두께가 균일할 경우에는 중심부와 대면된 측부의 측면이 중심부의 측면에 대해 대략 일정한 간격을 둔 채로 중심부의 측면의 진로를 따르게 된다. 즉, 그러한 간격은 이격 홀더의 수평 두께와 동일하게 된다.
측부가 중심부를 옆에서 둘러쌀 경우에 특히 큰 용량이 실현된다.
그러나, 서로 접하지 않는 2개의 측부를 마련할 수도 있다.
중심부로부터의 간격의 크기가 상이한 하나 보다 더 많은 측부를 마련할 수 있다. 그 각각의 측부는 중심부를 옆에서 둘러쌀 수 있다. 제2 측부보다 중심부로부터 더 멀리 떨어져 배치되는 제1 측부는 제2 측부도 역시 옆에서 둘러싼다. 그 측부들은 서로 접속된다.
이하, 중심부의 측면에 접하는 그 부분이 균일한 수평 두께로 된 이격 홀더를 사용하는 제1 제조 방법에 관해 설명하기로 한다.
중심부를 생성한 후에 보조 층을 제3 높이까지보다는 더 깊지 않게 식각한다. 재료를 침착시키고 나서 재식각함으로써, 중심부의 측면의 노출 부분에 이격 홀더 부분으로서 스페이서가 생성된다. 그 스페이서는 최대로 제2 높이까지 도달되기 때문에, 적어도 중심부의 상단 수평면은 노출된다. 그 결과, 스페이서로서 생성된 이격 홀더 부분이 중심부의 측면에 접하고, 대략 균일한 두께로 되게 된다.제3 높이 아래에 있는 재료는 추가의 이격 홀더 부분으로서의 역할을 한다. 이어서, 선택적 에피택시(epitaxy)에 의해 전도성 재료를 그 전도성 재료가 이격 홀더 상에는 성장되지 않도록 성장시킨다. 추가의 전도성 재료를 침착시킨 후에 재식각하여 에피택시얼하게 성장된 전도성 재료로 상부를, 그리고 침착된 전도성 재료로 측부를 생성하고, 측부의 아래에서 옆으로 튀어나온 이격 홀더 부분을 노출시킨다. 중심부의 상단 면 상의 재료는 선택적 에피택시로 인해 특히 두껍기 때문에, 이격 홀더가 노출될 때까지 재식각할 경우에 실질적으로 상부를 형성할 수 있는 전도성 재료가 중심부 상에 잔존하게 된다.
스페이서로서 생성된 이격 홀더 부분으로 생성한 재료를 추가로 재식각하여 그 재료가 침착된 두께와 같게 되도록 할 수 있다. 그럴 경우, 중심부의 측면의 상부 구역도 역시 노출되게 되어 그 상부 구역 상에 전도성 재료를 성장시킬 수 있다.
재료를 재식각할 때에는 제3 높이 아래, 즉 보조 층의 제거된 부분 아래에 배치된 재료까지도 식각되게 된다. 특히, 그것은 그 재료가 동일한 재료인 경우에 그러하다. 측부는 이격 홀더 상에 배치되어 제3 높이로부터 위쪽으로 연장되어야 하기 때문에, 제3 높이는 보조 층을 얼마만큼 깊이 식각하였는지, 그리고 스페이서의 재료를 얼마나 넓게 재식각하였는지의 여부에 의해 규정되게 된다.
예컨대, 중심부가 텅스텐 또는 규화텅스텐으로 이뤄질 경우에는 역시 텅스텐 또는 규화텅스텐이 전도성 재료로서 적합하다. 그러나, 중심부 상에서는 성장되지만, 이격 홀더 상에서는 성장되지 않는 임의의 모든 전도성 재료도 역시 적합하다.
이격 홀더는 예컨대 질화실리콘 또는 SiO2로서 이뤄진다.
리세스를 마스크에 의해 생성하고, 그 마스크의 개구가 적용되는 기술로 제조될 수 있는 최소의 패턴 크기 F에 해당하는 치수로 될 경우에 커패시터의 공간 소요가 특히 작아지게 된다. 그 결과, 리세스를 충전시킴으로써 생성되는 중심부도 역시 패턴 크기 F와 일치하는 폭 및/또는 길이로 될 수 있게 된다.
보조 층을 식각한 후에 중심부를 등방성 식각에 의해 좁힐 경우에 공간 소요가 더욱 작아지게 된다. 그 경우, 중심부의 폭 및/또는 길이는 패턴 크기 F보다도 더 작아질 수 있다.
선택적으로, 리세스에 사용되는 마스크를 스페이서에 의해 확장시켜 마스크의 개구가 패턴 크기 F보다 더 작은 치수로 되게 할 수 있다. 그럴 경우, 중심부는 등방성 식각을 하지 않더라도 매우 작은 수평 치수로 되게 된다.
그렇게 하면 중심부가 F2보다 더 작은 수평 횡단면을 구비하기 때문에, 전체의 커패시터가 단지 F2의 공간만을 소요하게 된다.
그와 같이 확장된 마스크를 생성하기 위해, 포토리소그래피(photolithography) 공정 단계에 의해 마스크를 생성한 후에 재료를 침착시키고 나서 재식각하여 마스크의 개구 내에 마스크를 확장시키는, 즉 개구를 좁히는 스페이서를 생성한다. 선택적으로, CARL(chemical amplification of resist lines; 레지스트 라인의 화학 증폭) 기술에 의해 횡단면이 F2보다 더 작은개구를 제조할 수도 있다. 그 경우, 마스크는 실리레이션(silylation)에 의해 확장된다.
하나 이상의 측부를 생성할 경우에는 측부를 생성한 후에 이격 홀더와 유사한 추가의 이격 홀더를 생성한다. 추가의 이격 홀더는 측부의 옆에 접하게 된다. 이어서, 다시 전도성 재료를 선택적 에피택시에 의해 성장시켜서 상부를 확장시킨다. 측부를 생성할 때와 같이, 추가의 전도성 재료를 침착시키고 나서 재식각하여 추가의 측부를 생성한다. 그러한 순서의 공정 단계를 반복하여 추가의 측부를 생성할 수 있다.
이하, 중심부의 측면에 접하는 그 부분이 균일한 수평 두께로 된 이격 홀더를 사용하는 제2 제조 방법에 관해 설명하기로 한다.
보조 층 상에 추가의 보조 층을 생성한다. 추가의 보조 층에 리세스를 관통 절취한다. 리세스를 생성한 후에 추가의 보조 층을 등방성 식각에 의해 식각하여 리세스가 추가의 보조 층의 구역에서 확장되도록 한다. 리세스를 전도성 재료로 충전시킴으로써, 보조 층의 구역에 중심부를, 그리고 추가의 보조 층의 구역에 상부를 생성한다. 즉, 상부는 중심부 상에 배치되어 전 방향으로 중심부의 옆을 넘어 튀어나오게 된다. 추가의 보조 층과 보조 층을 상부의 부분에 대해 선택적으로 제3 높이까지 비등방성 식각에 의해 식각하여 상부의 부분의 아래에서 보조 층으로 이격 홀더 부분을 형성한다. 그 결과, 그러한 이격 홀더 부분은 중심부의 측면에 접하고, 등방성 식각에 의해 상부의 부분을 생성함으로 인해 대략 균일한 두께로 되게 된다. 이어서, 측부 및 상부의 잔여 부분을 재료의 침착 및 재식각에 의해스페이서의 형태로 생성한다. 옆으로 상부의 부분에 접하고 그 상부의 부분과 같은 높이에 놓이는 스페이서 부분은 상부의 잔여 부분을 형성하게 된다.
이격 홀더는 자기 정렬된다. 즉, 정렬시키는 마스크가 없이도 상부의 아래에서 중심부에 접하게 생성된다. 확장되지 않은 리세스의 에지와 확장된 리세스의 에지간의 간격은 중심부의 측면에 접하는 이격 홀더 부분의 두께를 결정한다. 등방성 식각은 추가의 보조 층 재료를 본래의 리세스로부터 출발하여 균일하게 제거하기 때문에, 이격 홀더의 두께가 균일하게 된다.
전도성 재료를 침착시켜 리세스를 충전시키고 나서, 중심부 주위에 있는 보조 층 상에도 전도성 재료를 잔존시켜 상부의 부분을 형성하게 되도록 마스크에 의해 패터닝할 경우에는 추가의 보조 층을 생략할 수 있다. 그럴 경우에는 마스크의 정렬 부정확성으로 인해 이격 홀더 부분의 균일한 수평 두께가 보장되지 않을 수 있다. 에지가 대략 수직한 상부의 부분을 생성할 수 있도록 하기 위해서는 추가의 보조 층 상에 리세스에 의해 관통 절취되는 마스크 층을 생성하는 것이 바람직하다. 그러한 마스크 층은 추가의 보조 층을 등방성 식각에 의해 식각한 이후이자 리세스를 충전시키기 이전에 비로소 제거된다. 그것은 상부의 두께가 추가의 보조 층의 두께에 의해 결정된다고 하는 장점을 또한 수반한다. 그러한 마스크 층을 생략할 경우에는 보조 층이 등방성 식각 시에 위로부터도 제거되기 때문에, 보다 더 두꺼운 추가의 보조 층을 침착시켜야만 상부의 두께가 동일하게 된다.
특히, 다수의 측부를 생성하는데는 다음과 같은 방법이 적합하다:
리세스를 그 리세스가 최초에 제3 높이까지 도달되도록 보조 층에 생성한다.보조 층의 표면은 제1 높이보다 더 높게 놓인다. 이어서, 리세스를 충전 및 재식각하지 않은 채 교대되는 전도성 재료와 절연 재료로 이뤄진 층을 침착시킨다. 전도성 재료를 재식각하여 측부를 생성하고, 절연 재료를 재식각하여 이격 홀더 부분을 생성한다. 전도성 재료로 이뤄진 층의 수는 생성되는 측부의 수와 같다. 이어서, 절연 재료로 이뤄진 최후의 층을 재식각한 후에 노출되는 리세스의 바닥 부분을 제1 높이 이하의 깊이까지 식각한다. 전도성 재료를 침착시키고 제1 높이 위에까지 재식각하여 아직 충전되지 않은 리세스의 부분을 전도성 재료로 충전시킨다. 가장 안쪽의 이격 홀더에 의해 둘러싸이는 전도성 재료는 중심부를 형성하게 된다. 측부, 이격 홀더, 및 중심부 상에 배치되는 전도성 재료는 상부를 형성하게 된다. 나중에 침착된 층을 먼저 침착된 층보다 더 많이 식각하여 상부와 측부간의 접촉이 보다 더 양호해지도록 하는 것이 바람직하다.
중심부로부터 옆으로 튀어나오는 이격 홀더 부분으로서는 예컨대 보조 층의 부분이 적합하다.
보조 층의 식각 시에 식각 깊이를 정확하게 설정하기 위해, 기판의 위쪽에 그 상단 면이 제3 높이에 놓이는 스톱 층(stop layer)을 생성하고, 그 위에 보조 층을 생성하는 것이 바람직하다. 스톱 층에 리세스를 관통 절취한다. 그 결과, 중심부로부터 옆으로 튀어나오는 이격 홀더 부분은 스톱 층이 되게 된다. 스톱 층은 보조 층의 식각 시에 식각 스토퍼로서 작용한다. 스톱 층은 측부의 재료의 재식각 시에도 식각 스토퍼로서 작용할 수 있다. 그럴 경우에는 스톱 층의 상단 면이 제3 높이에 놓인다.
중심부의 측면에 접하는 이격 홀더 부분인 스톱 층과 보조 층은 예컨대 질화실리콘 또는 SiO2로 이뤄진다. 선택적 식각이 가능하도록 하기 위해, 스톱 층은 보조 층과는 다른 재료로 이뤄지는 것이 바람직하다.
집적 회로 배열은 DRAM 셀 배열일 수 있다. 집적 회로 배열의 소자는 예컨대 커패시터와 함께 메모리 셀을 형성하는 트랜지스터이다.
메모리 셀 배열의 커패시터가 로우(row)와 칼럼(column)으로 배치되는 경우에 특히 높은 기록 밀도(packing density)가 얻어질 수 있다. 수직 횡단면에서 보았을 때에 중심부 사이에 배치되는 측부가 많은 공간을 구비하도록 하기 위해, 중심부를 로우의 방향에 평행한 중심부의 폭이 로우를 따라 서로 인접된 커패시터의 인접 중심부간의 간격보다 더 좁게되도록 생성하는 것이 바람직하다. 그에 상응하게, 칼럼의 방향에 평행한 중심부의 길이를 칼럼을 따라 서로 인접된 커패시터의 인접 중심부간의 간격보다 더 짧게 되도록 하는 것이 바람직하다.
중심부의 수평 횡단면은 예컨대 사각형, 특히 정사각형 또는 원형일 수 있다.
중심부의 길이 또는 폭은 패턴 크기 F보다 더 작을 수 있다. 횡단면이 원형인 경우에는 횡단면의 직경이 중심부의 폭 및 길이가 된다. 메모리 셀당 공간 소요는 4F2에 해당한다.
제1 실시예에서는 출발 재료로서 제1 실리콘 기판(1)을 마련한다. 그 제1 실리콘 기판(1)의 표면의 구역에 선행 기술에 따른 트랜지스터(T)를 생성한다. 그 트랜지스터(T)는 도 1에 개략적으로만 도시되어 있다.
이어서, 제1 기판(1) 상에 SiO2로 이뤄지고 두께가 약 200 ㎚인 층간 산화물(Z)을 생성한다(도 1을 참조). 층간 산화물(Z) 위에는 질화실리콘을 약 30 ㎚의 두께로 침착시킴으로써 스톱 층(S)을 생성한다. 스톱 층(S) 위에는 BPSG(붕소/인/규산염 유리)를 약 800 ㎚의 두께로 침착시킴으로써 보조 층(H)을 생성한다(도 1을 참조).
포토리소그래피 방법에 의해, 보조 층(H), 스톱 층(S), 및 층간 산화물(Z)에 관통 절취된 채로 트랜지스터(T)에까지 도달되는 리세스(V)를 생성한다(도 1을 참조). 식각 매체로서는 예컨대 CF4+ CHF3이 적합하다. 리세스(V)의 수평 횡단면은 그 측변 길이가 약 100 ㎚인 정사각형이다. 리세스(V)는 로우와 칼럼으로 배치된다. 로우를 따라 서로 인접된 리세스(V)의 상호 간격은 약 100 ㎚이고, 칼럼을 따라 서로 인접된 리세스(V)의 상호 간격도 약 100 ㎚이다.
이어서, 텅스텐을 약 100 ㎚의 두께로 침착시키고, 화학 기계적 폴리싱에 의해 보조 층(H)이 노출될 때까지 평탄화시킨다(도 1을 참조).
보조 층(H)을 예컨대 H2SO4+ HF에 의해 제거한다. 이어서, 텅스텐을 예컨대 고온의 H2O2에 의해 약 25 ㎚까지 산화실리콘에 대해 선택적으로 등방성 식각에 의해 식각한다. 그에 의해, 텅스텐으로 커패시터의 제1 커패시터 전극의 중심부(M) 및 접점(K)이 생성되게 되는데, 중심부(M)는 기판(1)의 표면에 수직하게 연장되는 y 축에 관해 제1 높이(H1)로부터 제2 높이(H2)까지 연장된다. 제1 높이(H1)는 스톱 층(S)의 상단 면 아래로 약 25 ㎚에 놓인다. 제2 높이(H2)는 스톱 층(S)의 상단 면 위로 약 775 ㎚에 놓인다. 중심부(M)는 그 중심부(M)를 트랜지스터(T)의 소스/드레인 영역에 접속시키는 접점(K)상에 배치된다. 접점(K)은 트랜지스터(T)로부터 제1 높이(H1)까지 연장되고, 중심부(M)보다 더 큰 수평 횡단면을 구비한다(도 2를 참조).
이어서, 질화실리콘을 약 40 ㎚의 두께로 침착시키고 나서 약 60 ㎚까지 등방성 식각에 의해 식각하여 중심부(M)를 부분적으로 노출시킨다(도 2를 참조). 그에 의해, 중심부(M)의 측면을 덮고 이격 홀더(A)의 제1 부분을 형성하는 스페이서가 질화실리콘으로 생성되게 된다. 스톱 층(S)의 잔존 부분은 이격 홀더(A)의 제2 부분을 형성한다(도 2를 참조). 이격 홀더(A)의 제2 부분의 상단 면은 스톱 층(S)의 상단 면 아래로 약 20 ㎚에 놓인다.
텅스텐의 선택적 에피택시에 의해, 중심부(M) 상에 배치되어 그 아래에 배치된 중심부(M)로부터 옆으로 각각 약 40 ㎚ 정도 튀어나오는 제1 커패시터 전극의 상부(O)를 약 40 ㎚의 두께로 생성한다(도 3을 참조).
이어서, 텅스텐을 약 15 ㎚의 두께로 침착시킨다(도 3을 참조).
텅스텐을 이격 홀더(A)의 제2 부분이 노출될 때까지 15 ㎚의 깊이로 등방성 재식각하여 제1 커패시터 전극의 측부(ST)를 생성한다(도 4를 참조). 측부(ST)는 이격 홀더(A)의 제1 부분에 접하고, 이격 홀더(A)의 제2 부분 상에 배치된다. 이격 홀더(A)는 상부(O)의 아래에 배치된다. 이격 홀더(A)의 제1 부분은 중심부(M)와 측부(ST)와의 사이에 배치된다. 측부(ST)는 이격 홀더(A)의 제2 부분의 상단 면이 놓이는 높이(H3)로부터 제2 높이(H2)까지 연장된다. 측부(ST)는 그에 배속된 각각의 중심부(M)를 옆에서 둘러싼다.
이어서, 질화실리콘을 예컨대 고온의 인산에 의해 SiO2및 텅스텐에 대해 선택적으로 등방성 식각에 의해 식각함으로써 이격 홀더(A)를 제거한다.
Ta2O5또는 Al2O3을 약 10 ㎚의 두께로 침착시켜 커패시터 유전체(KD)를 생성한다(도 5를 참조).
티탄 또는 산화티탄을 약 100 ㎚의 두께로 침착시켜 공통의 제2 커패시터 전극(P)을 생성한다.(도 5를 참조). 중심부(M)와 측부(S)와의 사이에는 빈 공간(L)이 생성된다(도 5를 참조).
전술된 방법에 의해, 메모리 셀이 트랜지스터 및 그에 접속된 커패시터를 포함하고, 그 커패시터가 제1 커패시터 전극, 커패시터 유전체(KD), 및 제2 커패시터전극(P)으로 이뤄지는 DRAM 셀 배열이 생성된다. 그러한 커패시터는 로우와 칼럼으로 배치된다. 로우의 방향에 평행한 중심부(M)의 폭은 약 50 ㎚이다. 로우를 따라 서로 인접된 커패시터의 중심부(M)간의 간격은 약 150 ㎚이다. 그러한 값은 칼럼 방향에 평행한 중심부(M)의 길이 및 칼럼을 따라 서로 인접된 커패시터의 중심부(M)간의 간격에도 상응하게 적용된다. 그러한 방법에서는 적용되는 기술로 제조될 수 있는 최소의 패턴 크기(F)가 약 100 ㎚이다. 따라서, 메모리 셀당 공간 소요는 4F2이다.
제2 실시예에서는 출발 재료로서 제2 실리콘 기판(2)을 마련한다. 제2 실리콘 기판(2)의 표면의 구역에 선행 기술에 따른 트랜지스터(T')를 생성한다. 그 위에는 SiO2로 이뤄진 층간 산화물(Z')을 약 200 ㎚의 두께로 생성한다(도 6을 참조). 다시 그 위에는 질화실리콘으로 이뤄진 스톱 층(S')을 약 30 ㎚의 두께로 생성한다. 다시 그 위에는 다결정 실리콘으로 이뤄진 보조 층(H')을 약 800 ㎚의 두께로 생성한다. 다시 그 위에는 질화실리콘으로 이뤄진 추가의 보조 층(HW)을 약 50 ㎚의 두께로 생성한다. 다시 그 위에는 SiO2로 이뤄진 마스크 층(MA)을 약 100 ㎚의 두께로 생성한다(도 6을 참조).
제1 포토 래크 마스크(도시를 생략)를 생성하고 나서, 포토리소그래피 방법에 의해 직경이 약 100 ㎚이고 로우와 칼럼으로 배치되는 원형 개구가 그 마스크에 구비되도록 제1 포토 래크 마스크를 패터닝한다. 포토 래크를 약 25 ㎚의 두께로 침착시키고 나서 마스크 층(MA)이 노출될 때까지 재식각함으로써, 포토 래크 마스크에 있는 개구를 축소시킨다. 즉, 포토 래크 마스크를 확장시킨다. 그와 같이 확장된 포토 래크 마스크에 의해, 마스크 층(MA) 및 추가의 보조 층(HW)에 관통 절취되면서 보조 층(H')에까지 도달되는 리세스(V')를 생성한다.
질화실리콘을 SiO2에 대해 선택적으로 등방성 식각에 의해 식각함으로써, 추가의 보조 층(HW)의 구역에서 리세스(V')를 확장시켜 그 직경이 그러한 구역에서 약 100 ㎚가 되도록 한다.
이어서, 예컨대 SF6으로 다결정 실리콘을, 그리고 예컨대 CF4+ CHF3으로 질화실리콘 및 SiO2를 비등방성 식각에 의해 식각하여 리세스(V')를 트랜지스터(T')에까지 도달되도록 보다 더 깊게 판다(도 6을 참조). 그런 연후에, 제1 포토 래크 마스크를 제거한다.
포토 래크를 침착시키고 나서 재식각함으로써, 리세스(V')를 적어도 층간 산화물(Z')이 노출되지 않을 정도로 충전시킨다. 이어서, SiO2를 산화실리콘 및 다결정 실리콘에 대해 선택적으로 등방성 식각에 의해 식각하여 마스크 층(MA)이 제거되도록 한다. 이어서, 포토 래크를 다시 제거한다.
텅스텐을 약 100 ㎚의 두께로 침착시키고 나서 추가의 보조 층(HW)이 노출될 때까지 화학 기계적 폴리싱에 의해 평탄화시킴으로써, 리세스(V') 내에서 보조 층(H') 및 스톱 층(S)의 구역에 커패시터의 제1 커패시터 전극의 중심부(M') 및 그 아래에 배치되어 중심부(M')를 트랜지스터(T')에 접속시키는 접점(K')을, 그리고 추가의 보조 층(HW)의 구역에서 제1 커패시터 전극의 상부(O')의 제1 부분을 생성한다(도 7을 참조).
이어서, 질화실리콘을 예컨대 고온의 인산으로 습식 식각에 의해 식각하여 추가의 보조 층(HW)을 제거한다. 그런 연후에, 다결정 실리콘을 등방성 식각에 의해 식각하는데, 그 경우에 상부(O')의 제1 부분이 마스크로서 작용한다. 그렇게 하고 나면, 스톱 층(S')이 노출되게 된다(도 7을 참조).
상부(O')의 제1 부분의 아래에 배치된 보조 층(H')의 부분은 중심부(M')의 측면에 접하는 이격 홀더(A')의 제1 부분을 형성한다. 이격 홀더(A')의 제2 부분은 중심부(M')로부터 옆으로 튀어나오는 스톱 층(S')의 잔존 부분에 의해 형성된다.
텅스텐을 약 15 ㎚의 두께로 침착시키고 나서 이격 홀더(A')의 제2 부분, 즉 스톱 층(S')이 노출될 때까지 재식각하여 제1 커패시터 전극의 상부(O')의 제2 부분 및 측부(ST')를 생성한다.
질화실리콘 및 다결정 실리콘을 텅스텐 및 SiO2에 대해 선택적으로 습식 식각에 의해 식각함으로써 이격 홀더(A')를 제거한다.
Ta2O5를 약 10 ㎚의 두께로 침착시켜 커패시터 유전체를 생성한다. 이어서, 티탄을 약 100 ㎚의 두께로 침착시켜 커패시터의 공통의 제2 전극(P')을 생성한다(도 8을 참조).
전술된 방법에 의해, 메모리 셀이 트랜지스터(T') 및 그에 접속된 커패시터를 포함하는 DRAM 셀 배열이 생성된다. 중심부(M')는 스톱 층(S')의 하단 면이 놓이는 제1 높이(H1')로부터 그 위로 약 830 ㎚에 놓이는 제2 높이(H2')까지 연장된다. 측부(ST')는 스톱 층(S')의 상단 면이 놓이는 제3 높이(H3')로부터 제2 높이(H2')까지 연장된다. 상부(o')는 측부(ST') 및 중심부(M') 상에 배치된다.
제3 실시예에서는 출발 재료로서 제3 실리콘 기판(3)을 마련한다.
제1 실시예에서와 같이, 트랜지스터(T"), 층간 산화물(Z"), 스톱 층(S"), 보조 층(H"), 및 리세스(V")를 생성한다(도 9를 참조). 제1 실시예와는 달리, 리세스(V")는 스톱 층(S")에까지만 도달되고, 측변의 길이가 약 300 ㎚인 정사각형 횡단면으로 구비한다. 보조 층(H")은 제1 실시예와는 다르게 약 850 ㎚의 두께로 된다. 층간 산화물(Z")의 상단 표면은 제1 높이(H1")에 놓인다.
제1 텅스텐 층을 약 30 ㎚의 두께로 침착시키고 약 80 ㎚까지 재식각하여 리세스(V") 내에 커패시터의 제1 커패시터 전극의 제1 측부(S")를 각각 생성한다.
제1 질화실리콘 층을 약 30 ㎚의 두께로 침착시키고 약 110 ㎚까지 재식각하여 리세스(V") 내에 이격 홀더(A")의 제1 부분을 각각 생성한다.
제2 텅스텐 층을 약 30 ㎚의 두께로 침착시키고 약 110 ㎚까지 재식각하여 리세스(V") 내에 제1 커패시터 전극의 제2 측부(S")를 생성한다.
제2 질화실리콘 층을 약 30 ㎚의 두께로 침착시키고 약 140 ㎚까지 재식각하여 리세스(V") 내에 이격 홀더(A")의 제2 부분을 각각 생성한다.
제1 측부(ST")는 스톱 층(S")의 상단 표면이 놓이는 제3 높이(H3")로부터 제3 높이의 위로 약 800 ㎚이자 보조 층(H")의 표면 아래로 약 50 ㎚에 놓이는 제2 높이(H2")까지 연장된다(도 9를 참조).
리세스(V")의 노출된 바닥 부분을 식각한다. 그 경우, 스톱 층(S")과 층간 산화물(Z")이 관통 절취되어 트랜지스터(T")가 노출되게 된다. 스톱 층(S")의 잔존 부분은 이격 홀더(A")의 제2 부분을 형성한다.
이어서, 텅스텐을 약 140 ㎚의 두께로 침착시키고 나서 리세스(V")의 밖에 있는 텅스텐의 부분이 제거될 때까지 화학 기계적 폴리싱에 의해 평탄화시킨다. 그에 의해, 리세스(V") 내에서 층간 산화물(Z")의 위에 있는 구역에 텅스텐으로 제1 커패시터 전극의 중심부(M")가 생성되어 이격 홀더(A")의 가장 안쪽의 제1 부분에 의해 둘러싸이게 되고, 측부(ST"), 이격 홀더(A")의 제1 부분, 및 중심부(M") 상에 배치되는 제1 커패시터 전극의 상부(O")가 텅스텐으로 생성되게 된다. 리세스(V") 내에서 층간 산화물(Z")의 구역에는 트랜지스터(T")를 제1 커패시터 전극에 접속시키는 접점(K")이 텅스텐으로 생성되게 된다(도 10을 참조).
이어서, 보조 층(H")을 제거한다.
제1 실시예에서와 같이, 이격 홀더(A")를 습식 식각에 의해 제거하고, 커패시터의 커패시터 유전체(KD") 및 공통의 제2 커패시터 전극(P")을 생성한다(도 10을 참조).
전술된 방법에 의해, 메모리 셀이 트랜지스터(T")와 그에 접속된 커패시터를 포함하는 DRAM 셀 배열이 생성된다.
본 발명의 범위 내에 있는 다수의 변형 실시예를 생각해 볼 수도 있다. 예컨대, 전술된 층, 이격 홀더, 및 각종 부분의 치수는 그때 그때마다 요구되는 바에 맞춰 적절히 조정될 수 있다. 그것은 재료의 선택에 있어서도 마찬가지이다.

Claims (19)

  1. 하나 이상의 커패시터를 구비하는 집적 회로 배열에 있어서,
    커패시터는 기판(1)의 표면의 위쪽에 배치되고,
    y 축(y)은 기판(1)의 표면에 수직하게 연장되며,
    커패시터의 제1 커패시터 전극은 y 축(y)에 관해 제1 높이(H1)로부터 그 위에 위치된 제2 높이(H2)까지 연장되는 중심부(M)를 구비하고,
    중심부(M)는 그 아래에 배치된 집적 회로 배열의 소자에 접속되며,
    제1 커패시터 전극은 중심부(M)로부터 이격되어 그 옆에 배치되는 하나 이상의 측부(ST)를 구비하고,
    측부(ST)는 제1 높이(H1)와 제2 높이(H2)간에 놓인 제3 높이(H3)로부터 제2 높이(H2)까지 연장되며,
    제1 커패시터 전극은 측부(ST)와 중심부(M) 상에 배치되어 그 측부(ST)와 중심부(M)를 서로 접속시키는 상부(O)를 구비하고,
    제1 커패시터 전극은 커패시터 유전체(KD)를 구비하며,
    커패시터 유전체(KD)에는 제2 커패시터 전극(P)이 접하는 집적 회로 배열.
  2. 제1항에 있어서,
    제3 높이(H3)는 제2 높이(H2) 쪽보다는 제1 높이(H1)쪽에 더 가까운 집적 회로 배열.
  3. 제1항 또는 제2항에 있어서,
    중심부(M)는 y 축(y)에 대략 평행한 측면을 구비하고, 중심부(M)와 대면된 측부(ST)의 측면은 중심부(M)의 측면에 대해 대략 일정한 간격을 둔 채로 중심부(M)의 측면의 진로를 따르는 집적 회로 배열.
  4. 제3항에 있어서,
    측부(ST)는 중심부(M)를 옆에서 둘러싸는 집적 회로 배열.
  5. 제4항에 있어서,
    하나 이상의 추가의 측부(ST")가 마련되고, 중심부(M)로부터의 간격이 큰 측부(ST")는 중심부(M)로부터의 간격이 작은 측부(ST")를 옆에서 둘러싸는 집적 회로 배열.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서,
    집적 회로 배열은 DRAM 셀 배열이고, 집적 회로의 소자는 커패시터와 함께 메모리 셀을 형성하는 트랜지스터(T)이며, 메모리 셀의 커패시터는 로우와 칼럼으로 배치되고, 로우 방향에 평행한 중심부(M)의 폭은 로우를 따라 서로 인접된 커패시터의 중심부(M)간의 간격보다 더 작으며, 칼럼 방향에 평행한 중심부(M)의 길이는 칼럼을 따라 서로 인접된 커패시터의 중심부(M)간의 간격보다 더 작은 집적 회로 배열.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서,
    제1 커패시터 전극은 텅스텐 또는 규화텅스텐으로 이뤄지는 집적 회로 배열.
  8. 하나 이상의 커패시터를 구비하는 집적 회로 배열을 제조하는 방법에 있어서,
    커패시터를 기판(1)의 표면의 위쪽에 생성하고,
    y 축(y)은 기판(1)의 표면에 수직하게 연장되며,
    커패시터의 제1 커패시터 전극의 중심부(M)를 그 중심부(M)가 y 축(y)에 관해 제1 높이(H1)로부터 그 위에 위치된 제2 높이(H2)까지 연장되도록 생성하고,
    집적 회로 배열의 소자를 생성하여 그 위에 생성된 중심부(M)에 접속시키며,
    제1 커패시터 전극의 하나 이상의 측부(ST)를 그 측부(ST)가 중심부(M)로부터 이격되어 그 옆에 배치되도록 생성하고,
    측부(ST)를 제1 높이(H1)와 제2 높이(H2)간에 놓인 제3 높이(H3)로부터 제2 높이(H2)까지 연장되도록 생성하며,
    제1 커패시터의 상부(O)를 그 상부(O)가 측부(ST)와 중심부(M) 상에 배치되어 그 측부(ST)와 중심부(M)를 서로 접속시키도록 생성하고,
    제1 커패시터 전극에 커패시터 유전체(KD)를 마련하며,
    제2 커패시터 전극(P)을 그 전극(P)이 커패시터 유전체(KD)에 접하도록 생성하는 집적 회로 배열의 제조 방법.
  9. 제8항에 있어서,
    제3 높이(H3)를 제2 높이(H2) 쪽보다 제1 높이(H1) 쪽에 더 가깝게 놓는 집적 회로 배열의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    기판(1)의 위쪽에 보조 층(H)을 생성하고, 보조 층(H)에 리세스(V)를 생성하여 적어도 부분적으로 전도성 재료로 충전시킴으로써 중심부(M)를 생성하며, 중심부(M)의 측면에 접하고 제3 높이(H3)의 구역에서 중심부(M)로부터 옆으로 튀어나오는 이격 홀더(A)를 생성하고, 상부(O)를 그 상부(O)가 위로부터 이격 홀더(A)에 접하도록 생성하고, 측부(ST)를 그 측부(ST)가 이격 홀더(A)의 옆에 접하고 제3 높이(H3)의 구역에서 중심부(M)로부터 옆으로 튀어나온 이격 홀더(A) 부분 상에 배치되도록 생성하며, 이격 홀더(A)를 등방성 식각에 의해 제거하고, 이어서 커패시터 유전체(KD) 및 제2 커패시터 전극(P)을 생성하는 집적 회로 배열의 제조 방법.
  11. 제10항에 있어서,
    중심부(M)를 생성한 후에 보조 층(H)을 제3 높이까지보다는 더 깊지 않게 식각하고, 재료를 침착시키고 나서 재식각함으로써 중심부(M)의 측면의 노출된 부분에 최대 제2 높이(H2)에까지 도달되는 스페이서를 이격 홀더(A) 부분으로서 생성하며, 전도성 재료를 선택적 에피택시에 의해 그 전도성 재료가 중심부(M) 상에서는 성장되지만 이격 홀더(A) 상에서는 성장되지 않도록 성장시키고, 추가의 전도성 재료를 대략 균일하게 침착시키며, 전도성 재료를 재식각하여 전도성 재료로 상부(O) 및 측부(ST)를 생성하는 한편, 측부(ST)의 아래에서 옆으로 튀어나오는 이격 홀더(A) 부분을 부분적으로 노출시키는 집적 회로 배열의 제조 방법.
  12. 제11항에 있어서,
    제1 커패시터 전극을 대체로 텅스텐 또는 규화텅스텐으로 생성하는 집적 회로 배열의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    보조 층(H)을 식각한 후에 중심부(M)를 등방성 식각에 의해 좁히는 집적 회로 배열의 제조 방법.
  14. 제10항에 있어서,
    보조 층(H') 상에 추가의 보조 층(HW)을 생성하고, 추가의 보조 층(HW)에 리세스(V')를 관통 절취하며, 리세스(V')를 생성한 후에 추가의 보조 층(HW)을 등방성 식각에 의해 식각하여 추가의 보조 층(HW)의 구역에서 리세스(V')를 확장시키고, 리세스(V')를 전도성 재료로 충전시킴으로써 보조 층(H')의 구역에 중심부(M')를, 그리고 추가의 보조 층(HW)의 구역에 상부(O')를 생성하며, 추가의 보조 층(HW) 및 보조 층(H')을 상부(O')의 제1 부분에 대해 선택적으로 비등방성 식각에 의해 제3 높이(H3')까지 식각하여 상부(O')의 제1 부분의 아래에서 보조 층(H')으로 하나 이상의 이격 홀더(A') 부분을 형성하고, 재료를 침착시키고 나서 재식각함으로써 측부(ST') 및 상부(O')의 제2 부분을 스페이서의 형태로 생성하되, 상부(O')의 제1 부분에 접하는 스페이서 부분이 상부(O')의 제2 부분을 형성하도록 하는 집적 회로 배열의 제조 방법.
  15. 제14항에 있어서,
    추가의 보조 층(HW) 상에 리세스(V')에 의해 관통 절취되는 마스크 층(MA)을 생성하고, 추가의 보조 층(HW)을 등방성 식각에 의해 식각한 후이자 리세스(V')를 충전시키기 전에 마스크 층(MA)을 제거하는 집적 회로 배열의 제조 방법.
  16. 제10항에 있어서,
    그 상단 표면이 제2 높이(H2")보다 더 높은 그러한 두께로 된 보조 층(H")을 생성하고, 리세스(V")를 생성한 후에 전도성 재료를 침착시키고 나서 재식각하여 리세스(V") 내에 전도성 재료로 측부(ST")를 생성하며, 측부(ST")를 생성한 후에 하나 이상의 절연 층을 침착시키고 나서 재식각하여 리세스(V") 내에 절연 층으로 측부(ST")의 옆에 접하는 이격 홀더(A") 부분을 생성하고, 리세스(V")의 노출된 바닥 부분을 제1 높이(H1") 이하의 깊이까지 식각하며, 리세스(V")의 아직 충전되지 않은 부분을 전도성 재료로 충전시켜 이격 홀더(A")에 의해 둘러싸이는 전도성 재료 분으로 중심부(M")를 형성하고, 측부(ST"), 이격 홀더(A"), 및 중심부(M") 상에 배치되는 전도성 재료 부분으로 상부(O")를 형성하는 집적 회로 배열의 제조 방법.
  17. 제11항 내지 제16항 중의 어느 한 항에 있어서,
    기판(1)의 위쪽에 그 상단 면이 제3 높이(H3)에 놓이는 스톱 층(S)을 생성하고, 스톱 층(S) 상에 보조 층(H)을 생성하며, 스톱 층에 리세스(V')를 관통 절취하며, 스톱 층(S)을 이격 홀더(A) 부분으로 하며, 보조 층(H) 및 측부(ST)의 전도성 재료를 제3 높이(H3)까지 식각할 때에 스톱 층(S)을 식각 스토퍼로서 사용하는 집적 회로 배열의 제조 방법.
  18. 제8항 내지 제17항 중의 어느 한 항에 있어서,
    커패시터와 함께 DRAM 셀 배열의 메모리 셀을 형성하는 트랜지스터(T)를 집적 회로 배열의 소자로서 생성하고, DRAM 셀 배열의 메모리 셀의 커패시터를 그 커패시터가 로우와 칼럼으로 배치되도록 생성하는 집적 회로 배열의 제조 방법.
  19. 제10항 내지 제18항 중의 어느 한 항에 있어서,
    중심부(M")에 대한 간격이 측부(ST")와는 상이한 추가의 측부(ST")를 생성하는 것을 특징으로 하는 제조 방법.
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