KR20020025345A - 반도체 소자의 전송회로 및 그 구조체 - Google Patents

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Abstract

반도체소자의 전송회로 및 그 구조체를 제공한다. 이 전송회로 및 그 구조체는 데이타 신호선(data signal line)에 적층게이트 모스 트랜지스터가 접속되고, 적층게이트 모스 트랜지스터에 제어 모스 트랜지스터가 접속된다. 적층게이트 모스 트랜지스터의 채널 영역 상에는 제1 게이트 전극 및 제2 게이트 전극이 차례로 적층된다. 데이타 신호선은 적층게이트 모스 트랜지스터의 소오스 영역과 접속되고, 제1 게이트 전극은 제어 모스 트랜지스터의 드레인 영역과 접속된다.

Description

반도체 소자의 전송회로 및 그 구조체{Transfer circuit of semiconductor device and structure thereof}
본 발명은 반도체소자의 회로 및 그 구조체에 관한 것으로, 특히 전기적인 신호를 전압강하 없이 전달시키는 데 사용되는 전송회로 및 그 구조체에 관한 것이다.
반도체소자는 전기적인 신호, 즉 데이타 신호를 전송시키기 위한 수단으로서 도전막으로 형성된 배선을 사용한다. 예를 들면, 반도체 메모리소자의 경우에 셀 내에 저장된 데이타는 감지증폭기에 의해 독출되고, 상기 감지증폭기의 출력신호는긴 버스선(bus line)과 같은 데이타 신호선을 통하여 입/출력 회로로 전송된다. 이때, 상기 버스선을 통하여 전송되는 신호를 제어하기 위하여 전송회로가 널리 사용된다. 상기 전송회로는 버스선에 인가된 신호를 원하는 시간동안에만 상기 입/출력회로로 전송시키기 위하여 패스 트랜지스터를 구비한다. 즉, 상기 감지증폭기의 출력신호는 상기 패스 트랜지스터가 턴온된 시간동안에만 상기 패스 트랜지스터의 채널영역을 통하여 입/출력 회로로 전송된다. 이때, 상기 전송회로의 출력신호는 패스 트랜지스터에 의해 감지증폭기의 출력신호보다 낮은 전압을 보인다. 따라서, 상기 입/출력 회로의 오동작이 발생할 수 있다.
상술한 전송회로의 문제점을 개선하기 위하여 부스팅 회로를 갖는 전송회로가 반도체소자에 널리 사용되고 있다.
도 1은 부스팅 회로를 채택하는 종래의 전송회로도이다.
도 1을 참조하면, 종래의 전송회로는 패스 트랜지스터(TP), 상기 패스 트랜지스터(TP)의 게이트 전극에 접속된 제어 트랜지스터(TCR) 및 용량성 트랜지스터(TCAP)로 구성된다. 상기 패스 트랜지스터(TP)의 소오스 및 드레인은 각각 전송회로의 입력단자 및 출력단자에 해당한다. 상기 패스 트랜지스터(TP)의 게이트 전극은 상기 제어 트랜지스터(TCR)의 드레인 및 상기 용량성 트랜지스터(TCAP)의 게이트 전극에 접속된다. 상기 용량성 트랜지스터(TCAP)의 소오스는 그것의 드레인에 접속되어 하나의 커패시터로서 동작한다. 여기서, 상기 패스 트랜지스터(TP)의 게이트 전극은 부스팅 노드(BN)에 해당한다.
상기 패스 트랜지스터(TP)의 소오스에 전원전압(Vcc)에 해당하는 입력신호(Φi)가 인가되고 상기 제어 트랜지스터(TCR)의 소오스 및 게이트 전극에 각각 전원전압(Vcc)에 해당하는 제1 및 제2 제어신호(ΦCR1, ΦCR2)가 인가되면, 상기 부스팅 노드(BN)에는 전원전압(Vcc)보다 낮은 전압, 즉 "Vcc-Vt"에 해당하는 전압이 유기된다. 여기서, "Vt"는 제어 트랜지스터(TCR)의 문턱전압을 나타낸다. 상기 부스팅 노드(BN)에 "Vcc-Vt"에 해당하는 전압이 유기된 후에, 상기 용량성 트랜지스터(TCAP)의 소오스/드레인에 전원전압(Vcc)에 해당하는 제3 제어신호(ΦCR3)가 인가되면, 상기 부스팅 노드(BN)의 전압(VBN)은 부스팅되어 전원전압(Vcc)보다 더욱 높아진다. 이에 따라, 상기 제어 트랜지스터(TCR)가 턴오프되어 상기 부스팅 노드(BN)는 완전히 플로팅된다. 결과적으로, 상기 패스 트랜지스터(TP)의 게이트 전극에 상기 패스 트랜지스터(TP)의 소오스 전압보다 훨씬 높은 전압이 인가되어 상기 패스 트랜지스터(TP)의 드레인에 전원전압(Vcc)과 동일한 전압이 유기된다. 다시 말해서, 상기 전송회로의 입력신호가 전압손실없이 전송회로의 출력단자로 전송된다.
상술한 바와 같이 종래기술에 따르면, 용량성 트랜지스터(TCAP)를 사용하여 신호의 전송효율(transmission efficiency)을 극대화시킬 수 있다. 그러나, 종래기술의 전송회로는 3개의 트랜지스터들로 구성된다. 따라서, 고집적 반도체소자에 적합한 콤팩트한 전송회로가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 전송효율을 극대화시킴은 물론 고집적 반도체소자에 적합한 간결한(compact) 전송회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전송효율을 극대화시킴은 물론 고집적 반도체소자에 적합한 간결한(compact) 전송회로의 구조체를 제공하는 데 있다.
도 1은 종래의 전송회로도이다.
도 2는 본 발명에 따른 전송회로도이다.
도 3은 도 2의 전송회로도를 반도체기판에 구현한 전송회로의 구조체를 보여주는 단면도이다.
도 4는 도 2에 보여진 전송회로의 동작을 설명하기 위한 파형도들(waveforms)이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 데이타 신호선에 접속된 적층게이트 트랜지스터 및 상기 적층게이트 트랜지스터에 접속된 제어 트랜지스터를 포함한다.
상기 적층게이트 트랜지스터는 상기 데이타 신호선에 접속된 소오스, 차례로 적층된 제1 및 제2 게이트 전극들 및 상기 소오스에 인가되는 입력신호를 출력시키는 드레인을 구비한다. 상기 제1 게이트 전극은 상기 제어 트랜지스터의 드레인과 접속된다. 상기 적층게이트 트랜지스터의 소오스는 데이타 신호가 인가되는 전송회로의 입력단자에 해당하고, 상기 적층게이트 트랜지스터의 드레인은 전송회로의 출력단자에 해당한다. 또한, 상기 제어 트랜지스터의 소오스 및 게이트 전극은 각각 제1 제어신호가 인가되는 제1 제어단자 및 제2 제어신호가 인가되는 제2 제어단자에 해당한다. 이에 더하여, 상기 제2 게이트 전극은 제3 제어신호가 인가되는 제3 제어단자에 해당한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 반도체기판에 형성된 제어 트랜지스터 및 적층 게이트 트랜지스터를 포함한다. 상기 제어 트랜지스터는 상기 반도체기판의 소정영역에 한정된 제1 활성영역에 형성되고, 상기 적층게이트 트랜지스터는 상기 제1 활성영역과 이웃하는 제2 활성영역에 형성된다. 상기 적층게이트 트랜지스터는 상기 제2 활성영역의 상부를 가로지르는 제1 게이트 전극, 상기 제1 게이트 전극 상에 적층된 제2 게이트 전극 및 상기 제1 게이트 전극의 양 옆에 위치한 활성영역에 형성된 소오스/드레인 영역을 구비한다. 또한, 상기 제어 트랜지스터는 상기 제1 활성영역의 상부를 가로지르는 게이트 전극 및 상기 게이트 전극의 양 옆에 위치한 활성영역에 형성된 소오스/드레인 영역을 구비한다. 상기 제어 트랜지스터의 드레인 영역은 상기 적층게이트 트랜지스터의 제1 게이트 전극과 국부배선을 통하여 전기적으로 접속된다.
한편, 상기 제1 게이트 전극은 상기 제2 게이트 전극과 중첩되지 않는 연장부를 포함한다. 이에 따라, 상기 국부배선의 일 단은 상기 제1 게이트 전극의 연장부와 접촉하고, 상기 국부배선의 타 단은 상기 제어 트랜지스터의 드레인 영역과 접촉한다. 상기 제2 활성영역 및 상기 제1 게이트 전극 사이에는 제1 게이트 절연막이 개재되고, 상기 제1 게이트 전극 및 제2 게이트 전극 사이에는 제2 게이트 절연막, 즉 게이트층간 유전체막 (inter-gate dielectric layer)이 개재된다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 전송회로도이다.
도 2를 참조하면, 적층게이트 트랜지스터(TSG)의 소오스 영역은 데이타 신호선에 접속되어 본 발명에 따른 전송회로의 입력단자 역할을 한다. 상기 적층게이트 트랜지스터(TSG)는 차례로 적층된 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 포함한다. 따라서, 상기 적층게이트 트랜지스터(TSG)는 상기 제1 게이트 전극(G1)에 인가되는 신호에 의해 턴온되거나 턴오프된다. 즉, 상기 적층게이트 트랜지스터(TSG)의 소오스 영역에 인가되는 입력신호(Φi)는 상기 제1 게이트 전극(G1)에 인가되는 신호에 따라 상기 적층게이트 트랜지스터(TSG)의 드레인 영역으로 전송되거나 차단된다(cut off). 결과적으로, 상기 적층게이트 트랜지스터(TSG)의 드레인 영역은 전송회로의 출력신호(Φo)를 내보내는 출력단자에 해당한다.
상기 제1 게이트 전극(G1)은 제어 트랜지스터(TC), 즉 제어 모스 트랜지스터의 드레인 영역에 접속된다. 상기 제어 트랜지스터(TC)의 소오스 영역은 제1 제어신호(ΦCR1)가 인가되는 제1 제어단자에 해당하고, 상기 제어 트랜지스터(TC)의 게이트 전극은 제2 제어신호(ΦCR2)가 인가되는 제2 제어단자에 해당한다. 또한, 상기 제2 게이트 전극(G2)은 제3 제어신호(ΦCR3)가 인가되는 제3 제어단자에 해당한다. 여기서, 상기 제어 트랜지스터의 드레인 영역, 즉 제1 게이트 전극(G1)은 도 1에 도시된 종래의 전송회로의 부스팅 노드(BN)에 해당한다.
도 2 내에 보여진 확대도로부터 알 수 있듯이, 상기 적층게이트 트랜지스터(TSG)는 통상의 플래쉬 메모리 셀 트랜지스터와 동일하다. 다시 말해서, 상기 적층게이트 트랜지스터(TSG)의 게이트는 직렬 연결된 2개의 커패시터로 구성된다. 즉, 적층게이트 트랜지스터(TSG)의 채널 영역 및 제1 게이트 전극(G1) 사이에 제1 커패시턴스(C1)를 갖는 제1 커패시터가 존재하고, 제1 및 제2 게이트 전극들(G1, G2) 사이에 제2 커패시턴스(C2)를 갖는 제2 커패시터가 존재한다. 결과적으로, 본 발명에 따른 전송회로는 2개의 트랜지스터들로 구성된다.
도 3은 도 2의 전송회로를 반도체기판에 구현한 전송회로 구조체의 단면도이다.
도 3을 참조하면, 반도체기판(11)에 적어도 2개의 활성영역, 예컨대 제1 및 제2 활성영역들을 한정하는 소자분리막(53)이 형성된다. 상기 제1 활성영역의 소정영역은 게이트 전극(21)에 의해 덮여진다. 상기 게이트 전극(21)은 상기 제1 활성영역의 상부를 가로지른다. 상기 게이트 전극(21)의 양 옆에 위치한 제1 활성영역들에 각각 소오스 영역(23a) 및 드레인 영역(23b)이 형성된다. 또한, 상기 게이트 전극(21) 및 상기 제1 활성영역 사이에는 게이트 절연막(19)이 개재된다. 상기 게이트 전극(21), 게이트 절연막(19), 소오스/드레인 영역들(23a, 23b)은 제어 트랜지스터(도 2의 TC)를 구성한다.
상기 제2 활성영역의 소정영역은 차례로 적층된 제1 및 제2 게이트 전극들(G1, G2)에 의해 덮여진다. 상기 제1 게이트 전극(G1)은 제2 활성영역의 상부를 가로지른다. 또한, 도면에 도시되지는 않았지만, 상기 제1 게이트 전극(G1)의 양 옆의 제2 활성영역들에는 각각 소오스 영역 및 드레인 영역이 형성된다. 상기 제1 게이트 전극(G1)은 상기 제2 게이트 전극(G2)에 의해 덮여지지 않는 연장부를 포함한다. 상기 제1 게이트 전극(G1) 및 제2 활성영역 사이에는 제1 게이트 절연막(15), 바람직하게는 터널산화막이 개재되고, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에는 제2 게이트 절연막(17), 즉 게이트층간 유전체막(inter-gate dielectric layer)이 개재된다. 여기서, 상기 제1 및 제2 게이트 전극들(G1, G2), 제1 및 제2 게이트 절연막들(15, 17) 및 상기 제1 게이트 전극(G1) 양 옆의 소오스/드레인 영역들은 적층게이트 트랜지스터(도 2의 TSG)를 구성한다. 상기 적층게이트 트랜지스터는 통상의 플래쉬 메모리 셀 트랜지스터와 동일한 구조를 갖는다. 따라서, 본 발명에 따른 전송회로는 별도의 추가 공정을 사용하지 않고도 적층게이트 셀 트랜지스터를 채택하는 비휘발성 메모리 소자에 적용하는 것이 가능하다.
상기 제어 트랜지스터 및 적층게이트 트랜지스터를 포함하는 반도체기판의 전면은 층간절연막(25)에 의해 덮여진다. 상기 제어 트랜지스터의 소오스 영역(23a)은 상기 층간절연막(25)을 관통하는 홀을 통하여 제1 제어신호선(27a)과 접속되고, 상기 제어 트랜지스터의 게이트 전극(21)은 상기 층간절연막(25)을 관통하는 홀을 통하여 제2 제어신호선(27b)과 접속된다. 또한, 상기 제어 트랜지스터의 드레인 영역(23b)은 상기 층간절연막(25)을 관통하는 국부배선(27i)을 통하여 상기 제1 게이트 전극(G1)의 연장부와 전기적으로 접속되고, 상기 제2 게이트 전극(G2)은 상기 층간절연막(25)을 관통하는 홀을 통하여 제3 제어신호선(27c)과 접속된다. 결과적으로, 상기 제어 트랜지스터의 소오스 영역(23a) 및 게이트 전극(21)은 각각 제1 제어단자 및 제2 제어단자에 해당하고, 상기 제2 게이트 전극(G2)은 제3 제어단자에 해당한다. 또한, 도 3에 도시되지는 않았지만, 상기 적층게이트 트랜지스터의 소오스 영역은 상기 층간절연막(25)을 관통하는 홀을 통하여 데이타 신호선과 접속된다. 따라서, 상기 적층게이트 트랜지스터의 소오스 영역 및 드레인 영역은 각각 전송회로의 입력단자 및 출력단자에 해당한다.
상기 제1 내지 제3 제어단자들에는 각각 상기 제1 내지 제3 제어신호선들(27a, 27b 및 27c)을 통하여 제1 내지 제3 제어신호들(ΦCR1, ΦCG2및 ΦCR3)이 인가되고, 상기 입력단자에는 데이타 신호선을 통하여 입력신호(Φi)가 인가된다.
도 4는 도 2에 도시된 전송회로의 동작을 설명하기 위한 파형도들이다.
도 4를 참조하면, 상기 입력단자, 즉 적층게이트 트랜지스터(TSG)의 소오스 영역에 전원전압(Vcc)에 해당하는 입력신호(Φi)가 인가된다. 이어서, 상기 제1 및 제2 제어단자에 각각 전원전압(Vcc)에 해당하는 제1 및 제2 제어신호(ΦCR1, ΦCR2)가 입력되면, 상기 부스팅 노드(BN)에 전원전압(Vcc)보다 낮은 초기 부스팅 전압(initial boosted voltage; VBNi), 즉 "Vcc-VT1"에 해당하는 전압이 유기된다. 여기서, "VT1"은 제어 트랜지스터(TC)의 문턱전압에 해당한다. 이에 따라, 상기 적층게이트 트랜지스터(TSG)의 드레인 영역, 즉 출력단자에는 "Vcc-VT1"보다 낮은 초기 출력전압(initial output voltage; VOi)이 유기된다.
계속해서, 상기 제3 제어단자에 전원전압(Vcc)에 해당하는 제3 제어신호(ΦCR3)가 인가되면, 상기 부스팅 노드(BN)에는 상기 초기 부스팅 전압(VBNi)보다 높은 최종 부스팅 전압(final boosted voltage; VB)이 유기된다. 구체적으로, 상기 최종 부스팅 전압(VB)은 다음의 수학식과 같이 표현된다.
[수학식]
여기서, "C2/C1+C2"는 상기 적층게이트 트랜지스터(TSG)의 커플링 비율을 나타낸다. 따라서, 상기 제2 커패시턴스(C2)가 증가할수록 상기 부스팅 노드(BN)에유기되는 전압은 증가한다. 결과적으로, 적층게이트 트랜지스터(TSG)의 커플링 비율에 따라 최종적으로 전원전압(Vcc)보다 높은 전압, 바람직하게는 "Vcc+VT2"보다 높은 전압을 보이는 부스팅 신호(boosted signal; ΦBN)를 얻을 수 있다. 여기서, "VT2"는 제1 게이트 전극(G1)을 게이트 전극으로 사용하는 적층게이트 트랜지스터(TSG)의 문턱전압을 나타낸다. 이에 따라, 상기 제1 게이트 전극(G1), 즉 부스팅 노드(BN)가 "Vcc+VT2"보다 높은 최종 부스팅 전압(VB)을 유지하는 동안, 상기 출력단자는 상기 입력신호(Φi)와 동일한 출력신호(Φ0)를 보인다. 상기 최종 부스팅 전압(VB)은 적어도 상기 제1 제어신호(ΦCR1)가 "0"볼트로 하강할 때까지 유지된다.
상술한 바와 같이 본 발명에 따르면, 패스 트랜지스터 및 용량성 트랜지스터를 하나의 적층게이트 트랜지스터로 대체시킴으로써 2개의 트랜지스터들로 구성된 간결한 전송회로를 구현하는 것이 가능하다. 이에 따라, 전송효율을 극대화시킬 수 있음은 물론, 고집적 반도체소자에 적합한 전송회로를 효율을 극대화시킬 수 있다. 특히, 본 발명에 따르면, 적층게이트 트랜지스터는 별도의 추가공정을 사용하지 않고 통상의 플래쉬 메모리 셀 트랜지스터와 동시에 형성할 수 있다. 따라서, 본 발명에 따른 전송회로는 플래쉬 메모리소자에 적용하는 것이 용이하다.

Claims (8)

  1. 데이타 신호선(data signal line)에 접속된 반도체소자의 전송회로에 있어서,
    상기 데이타 신호선에 접속된 소오스 영역 및 차례로 적층된 제1 및 제2 게이트 전극들을 갖는 적층게이트(stacked gate) 모스 트랜지스터; 및
    상기 제1 게이트 전극에 접속된 드레인 영역을 갖는 제어 모스 트랜지스터를 포함하는 반도체소자의 전송회로.
  2. 제 1 항에 있어서,
    상기 제어 모스 트랜지스터의 소오스 영역 및 게이트 전극은 각각 제1 제어신호가 인가되는 제1 제어단자(a first control port) 및 제2 제어신호가 인가되는 제2 제어단자에 해당하고, 상기 적층게이트 모스 트랜지스터의 소오스 영역, 드레인 영역 및 제2 게이트 전극은 각각 데이타 입력단자(data input port), 데이타 출력단자(data output port) 및 제3 제어단자에 해당하는 것을 특징으로 하는 반도체소자의 전송회로.
  3. 반도체기판의 소정영역에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 활성영역에 형성된 제어 모스 트랜지스터;
    상기 제2 활성영역에 형성되고, 차례로 적층된 제1 및 제2 게이트 전극을 갖는 적층게이트 모스 트랜지스터; 및
    상기 제어 모스 트랜지스터의 드레인 영역을 상기 제1 게이트 전극에 전기적으로 접속시키는 국부배선(local interconnection line)을 포함하는 반도체소자의 전송회로 구조체.
  4. 제 3 항에 있어서,
    상기 제1 게이트 전극은 상기 제2 게이트 전극과 중첩되지 않는 연장부를 포함하는 것을 특징으로 하는 반도체소자의 전송회로 구조체.
  5. 제 4 항에 있어서,
    상기 국부배선의 일 단은 상기 제1 게이트 전극의 연장부와 접촉하고, 상기 국부배선의 타 단은 상기 제어 모스 트랜지스터의 드레인 영역과 접촉하는 것을 특징으로 하는 반도체소자의 전송회로 구조체.
  6. 제 3 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 활성영역 사이에 개재된 터널산화막을 더 포함하는 것을 특징으로 하는 반도체소자의 전송회로 구조체.
  7. 제 3 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 개재된 게이트 층간유전체막(inter-gate dielectric layer)을 더 포함하는 것을 특징으로 하는 반도체소자의 전송회로 구조체.
  8. 제 3 항에 있어서,
    상기 제어 모스 트랜지스터의 소오스 영역 및 게이트 전극은 각각 제1 제어신호선 및 제2 제어신호선과 전기적으로 접속되고, 상기 제2 게이트 전극은 제3 제어신호선과 전기적으로 접속되는 것을 특징으로 하는 반도체소자의 전송회로 구조체.
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