KR20020024368A - 실리콘 웨이퍼 - Google Patents

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KR20020024368A
KR20020024368A KR1020000056100A KR20000056100A KR20020024368A KR 20020024368 A KR20020024368 A KR 20020024368A KR 1020000056100 A KR1020000056100 A KR 1020000056100A KR 20000056100 A KR20000056100 A KR 20000056100A KR 20020024368 A KR20020024368 A KR 20020024368A
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junction
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KR1020000056100A
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무라까미요시오
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가와이 겐이찌
미쯔비시 마테리알 실리콘 가부시끼가이샤
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Abstract

본 발명은 에피택셜층 부가 웨이퍼와 동등한 반도체 디바이스의 고성능화, 고 수율, 및 특성의 균일성을 달성하고, 또한 게터링 능력도 저하시키지 않게 하기 위한 것이다.
베이컨시(vacancy) 집합 및 인터스티셜(interstitial) 집합이 존재하지 않는 실리콘 웨이퍼에 있어서, 웨이퍼 표면에 두께 5∼25 nm의 산화막을 형성하여, 이 산화막을 통해 10 MV/cm의 직류 전압을 100초 동안 인가했을 때의 산화막의 결함 밀도가 0.1개/㎠ 이하이고, 또한 상기 웨이퍼 표면에 pn 접합부를 형성하여, 이 pn 접합부의 1 ㎟ 이상의 pn 접합 면적에 있어서의 pn 접합 누설 전류의 면내 변동이 20% 이하인 것을 특징으로 한다.

Description

실리콘 웨이퍼{SILICON WAFER}
본 발명은 쵸크랄스키법(이하, CZ법이라고 함)에 의해 육성되는 실리콘 웨이퍼에 관한 것이다. 더욱 자세하게는, LSI 디바이스인 DRAM(Dynamic Random Access Memory), 플래시 메모리, FRAM(Feroelectric Random Access Memory) 등의 메모리 디바이스, 및 CCD(Charge Coupled Device) 등의 화상 디바이스, 또한 마이크로 프로세서를 중심으로 한 각종 논리 디바이스에 이용되는 실리콘 웨이퍼에 관한 것이다.
일반적으로, 각종 실리콘 디바이스를 작성하기 위해서, CZ 법에 의해 석영 도가니 내의 실리콘 융액으로부터 실리콘 단결정 잉곳을 끌어올려, 이 잉곳을 슬라이스하여 만들어진 CZ 실리콘 웨이퍼가 넓게 이용되고 있다.
CZ 웨이퍼는 석영 도가니로부터 용출한 과잉 산소가 실리콘 단결정 잉곳의 결정 격자 사이에 유입되고, 이 격자간 산소 농도가 높아지면 실리콘 웨이퍼에 있어서 산소 석출이 조장되어, 반도체 집적 회로의 게이트 산화막이 열화하거나, pn 접합 누설 전류가 증대하기도 한다. 이 때문에, CZ 웨이퍼의 주요면에 반도체 집적 회로를 형성하는 경우에는 기판의 산소 농도를 낮춤으로써 웨이퍼 표면 부근의 산소 석출물을 저감시키고 있다.
그러나, CZ 웨이퍼에는 원자 빈틈(vacancy)의 집합에 의해, 결정내부에 보이드 결함(D 결함)이 발생하고, 또한 이 결함이 표면에 나타남에 따라 COP(Crystal Originated Particle)라고 불리는 피트가 발생하는 것이 알려져 있다. COP는 RCA 세정법 중에서 SC-1 세정을 한 후에 레이저 파티클 카운터로 파티클로서 카운트된 결정에 기인한 저부가 깊은 에칭 피트이다. 이 COP가 존재하는 웨이퍼 표면에 산화막을 형성하면, 웨이퍼 표면 부근의 산소 석출물이 낮아도, 전기적 특성, 예를 들면 산화막의 시간 경과 절연 파괴 특성(Time Dependent dielectric Breakdown, TDDB), 산화막 내압 특성(Time Zero Dielectric Breakdown, TZDB), 게이트 산화막 특성(Gate Oxide Integrity, 이하 GOI라고 함) 등을 열화시키는 원인이 된다. 또한, C OP가 웨이퍼 표면에 존재하면 디바이스의 배선 공정에서 단차를 생성하고, 이 단차는 단선의 원인이 되어, 제품의 수율을 낮게 한다. 또한, COP가 존재하면,표면의 피트가 근본이 된 분리 산화막의 결함이 디바이스의 아이솔레이션 불량을 생기게 하는 것도 알려져 있다.
이러한 점을 개선하기 위해서, CZ 웨이퍼의 표면에 에피택셜층을 형성하는 에피택셜 웨이퍼가 알려져 있다. 이 에피택셜층은 CZ웨이퍼와 같이 성장 과정에서 산소가 유입되지 않는다. 또한, CZ 웨이퍼에 다수 존재하는 그로인 결함도 적고, 상기 COP도 에피택셜층으로 덮어져서, 에피택셜층 표면에서 COP와 같은 피트를 없앨 수 있다. 또한, 에피택셜층의 표면을 열 산화하여 얻어지는 게이트 산화막은 CZ 웨이퍼의 표면을 열 산화하여 얻어지는 게이트 산화막보다도 고품질로 신뢰성이 높고, GOI를 향상시킬 수 있다.
그러나, CZ 웨이퍼 상에 형성된 에피택셜층 자체는 그로인 결함이나 산소 석출물이 적지만, 에피택셜층 특유의 적층 결함이나 마운드라고 불리는 돌기가 존재하는 경우가 있어, COP 이상으로 디바이스 특성을 열화시키는 것으로 알려져 왔다. 또한, CZ 웨이퍼 상에 에피택셜층을 형성할 때에는 미리 CZ 웨이퍼 표면의 자연 산화막을 제거할 목적으로 950∼1100 ℃, 수십분 정도의 수소 어닐링 처리를 행할 필요가 있지만, 이 처리에 의해 CZ 웨이퍼 중의 그로인 결함이 용해·소실하여, 산소 석출이 억제되는 결과, CZ 웨이퍼 자체의 게터링 능력도 저하시켜 버리는 결점이 있었다.
한편, 에피택셜층을 형성하지 않는 경우에는 상술한 CZ 웨이퍼 내부의 보이드 결함은 결정의 끌어올림 조건에 의존하여 통상 보이는 링형의 산화 야기 적층결함(Oxidation Induced Stacking Fault, 이하 OSF라고 함)의 발생 영역 내부에 특징적으로 보이기 때문에, 이들 보이드 결함의 발생 영역의 웨이퍼 전체에 대한 비율을 줄이기 위해서, OSF 링을 조인 결정도 최근 넓게 사용되게 되었다. 이 방법을 이용하여, 끌어올림 속도를 매우 저속으로 함에 따라, 보이드 결함을 소멸시킨 저속 끌어올림 결정도 제안되어 있다.
그러나, 이러한 OSF 링을 조인 웨이퍼의 GOI 특성, pn 접합 누설 특성에 관해서 자세히 조사한 바, GOI 특성은 OSF 링의 내측만이 아니라, OSF 링 상에서도 크게 열화하고, 또한 pn 접합 누설 전류 특성도 OSF 링 상에서 크게 열화하여, 링의 내외에서도 균일한 값을 나타내지 않는 것이 분명해졌다. 또한, 저속 끌어올림 결정에서는, 보이드 결함은 소멸했지만, 전위(轉位) 루프가 발생하고, 이것에 의해서 pn 접합 누설 전류가 현저히 열화되는 것이 분명해졌다.
본 발명의 목적은 무결함의 에피택셜층 부가 웨이퍼와 동등한 반도체 디바이스의 고성능화, 고 수율, 및 특성의 균일성을 달성하고, 또한 게터링 능력도 저하시키지 않는 실리콘 웨이퍼를 제공하는 데에 있다.
청구항 1에 따른 발명은, 베이컨시 집합 및 인터스티셜 집합이 존재하지 않는 실리콘 웨이퍼에 있어서, 이 웨이퍼 표면에 두께 5∼25 nm의 산화막을 형성하여, 이 산화막을 통해 10 MV/cm의 직류 전압을 100초 동안 인가했을 때의 산화막의 결함 밀도가 0.1개/㎠ 이하이고, 상기 웨이퍼 표면에 pn 접합부를 형성하여, 이 pn 접합부의 1 ㎟ 이상의 pn 접합 면적에서의 pn 접합 누설 전류의 면내 변동이 20% 이하인 것을 특징으로 하는 실리콘 웨이퍼이다.
청구항 2에 따른 발명은 베이컨시 집합 및 인터스티셜 집합이 존재하지 않는 실리콘 웨이퍼에 있어서, 이 웨이퍼 표면에 두께 5∼25 nm의 산화막을 형성하여, 이 산화막을 통해 10 MV/cm의 직류 전압을 100초 동안 인가했을 때의 산화막의 결함 밀도가 0.1개/㎠ 이하이고, 상기 웨이퍼의 광 도전 감쇠법에 의한 재결합 라이프 타임 및 MOS(Metal Oxide Semiconductor) 캐패시터를 형성하여 MOS C-t법에 의해 측정한 발생 라이프 타임의 양쪽 면내 변동이 20% 이하인 것을 특징으로 하는 실리콘 웨이퍼이다.
실리콘 디바이스의 특성을 결정하는 결정 요인의 기본 특성은 GOI 특성과 pn 접합 누설 전류 특성의 2가지이다. 산화막의 결함 밀도가 0.1개/㎠를 넘거나, 또는 pn 접합부의 1 ㎟ 이상의 접합 면적에서의 pn 접합 누설 전류의 면내 변동, 또는 재결합 라이프 타임 및 발생 라이프 타임의 양쪽의 면내 변동이 20%를 넘으면, 이들 특성을 만족시킬 수 없다. 산화막의 결함 밀도는, 바람직하게는 0.06개/㎠ 이하이고, pn 접합부의 1 ㎟ 이상의 접합 면적에서의 pn 접합 누설 전류의 면내 변동, 또는 재결합 라이프 타임 및 발생 라이프 타임의 양쪽의 면내 변동은, 바람직하게는 10% 이하이다.
청구항 1 또는 2에 관한 실리콘 웨이퍼는 이들 특성을 만족시키기 위해서, 각종 반도체 디바이스의 특성을 높은 신뢰성으로 보증한다. 또한, 에피택셜층을 갖고 있지 않기 때문에, 게터링 능력의 저하도 없다.
도 1은 보론코브(Voronkov)의 이론을 기초로 한, V/G 비가 임계점 이상에서는 베이컨스 풍부 잉곳이 형성되고, V/G 비가 임계점 이하에서는 인터스티셜 풍부 잉곳이 형성되는 것을 도시한 도면.
도 2는 원하는 끌어올림 속도 프로파일을 결정하기 위한 끌어올림 속도의 변화를 나타내는 특성도.
도 3은 본 발명에 따른 베이컨스 풍부 웨이퍼 및 퍼펙트 웨이퍼를 각각 성장시키기 위한 끌어올림 속도 프로파일을 도식적으로 도시한 특성도.
도 4는 본 발명에 따른 기준 잉곳의 베이컨스 풍부 영역, 인터스티셜 풍부 영역 및 퍼펙트 영역을 도시한 X선 단층 촬영의 개략도.
도 5는 본 발명의 베이컨스 집합 및 인터스티셜 집합이 존재하지 않는 잉곳 및 웨이퍼의 설명도.
도 6은 그 웨이퍼의 평면도.
도 7은 중앙에 베이컨스 풍부 영역과, 이 베이컨스 풍부 영역과 웨이퍼의 주변 부분 사이의 무결함 영역을 갖는 잉곳 및 웨이퍼의 설명도.
도 8은 그 웨이퍼의 평면도.
도 9는 pn 접합 누설 전류를 측정하기 위한 구성도.
도 10(a)는 실시예 1의 산화막 결함의 면내 분포를 도시한 도면.
도 10(b)는 비교예 l의 산화막 결함의 면내 분포를 도시한 도면.
도 11(a)는 실시예 1의 pn 접합 누설 전류의 면내 분포를 도시한 도면.
도 11(b)는 비교예 1의 pn 접합 누설 전류의 면내 분포를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 웨이퍼
11 : 산화막
12 : n+층
13, 15 : 전극
16 : 전류계
우선 처음에, 베이컨시 집합(vacancy agglomerates) 및 인터스티셜집합(Interstitial agglomerates)에 관해서 설명한다. CZ법에 의해 핫 존 화로 내의 실리콘 융액으로부터 실리콘 단결정의 잉곳을 끌어올렸을 때에, 실리콘 단결정에 있어서의 결함에는 일반적으로 점 결함(point defect)과 집합(agglomerates : 삼차원 결함)가 있다. 점 결함은 베이컨시 점 결함과 인터스티셜 점 결함이라고 하는 2가지의 일반적인 형태가 있다. 베이컨시 점 결함은 하나의 실리콘 원자가 실리콘 결정 격자에서 정상적인 위치의 한 곳으로부터 이탈한 것이다. 이와 같은 베이컨시가 베이컨시 점 결함으로 된다. 한편, 원자가 실리콘 결정의 비격자 지점(인터스티셜 사이트)에서 발견되면, 이것이 인터스티셜 점 결함으로 된다.
점 결함은 일반적으로 실리콘 융액(용융 실리콘)과 잉곳(고상(固狀) 실리콘) 사이의 접촉면에서 형성된다. 그러나, 잉곳을 계속적으로 끌어 올림에 따라 접촉면이던 부분은 끌어 올려짐과 동시에 냉각하기 시작한다. 냉각 동안에, 베이컨시 점 결함 또는 인터스티셜 점 결함의 각각의 확산이 결함을 상호 합병하여, 베이컨시 집합 또는 인터스티셜 집합이 형성된다. 바꿔 말하면, 집합은 점 결함의 합병에 기인하여 발생하는 삼차원 구조이다.
베이컨시 집합은 상술한 COP 외에, LSTD(Laser Scattering Tomograph Defects) 또는 FPD(F1ow Pattern Defects)라고 불리는 결함을 포함하고, 인터스티셜 집합은 L/D(Large/Dislocation) 집합 또는 디스로케이션 결함이라고 불리는 결함을 포함한다. LSTD는 실리콘 단결정 내에 적외선을 조사했을 때에 실리콘과는 다른 굴절율을 지니고 산란 광을 발생하는 근원이다. 또한, FPD는 잉곳을 슬라이스하여 제작된 실리콘 웨이퍼를 30분간 세코(Secco) 에칭액으로 화학 에칭했을 때에 나타나는 특이한 플로우 패턴을 나타내는 흔적의 근원이다.
본 발명의 실리콘 웨이퍼는 CZ법에 의해 핫 존 화로 내의 실리콘 융액으로부터 잉곳을 보론코브(Voronkov)의 이론에 기초를 둔 소정의 끌어올림 속도 프로파일로 끌어올려서, 이 잉곳을 슬라이스하여 제작된다. 이 소정의 잉곳의 끌어올림 속도 프로파일은 인터스티셜 집합을 방지할 수 있을 정도로 충분히 높게 하고, 베이컨시 집합을 방지할 수 있을 정도로 충분히 낮게 한다. 이러한 잉곳을 슬라이스하여 만들어진 실리콘 웨이퍼는, 점 결함은 포함하지만 베이컨시 집합 및 인터스티셜 집합이 없는 무결함(pure)의 실리콘 웨이퍼가 된다.
보론코브의 이론은 결함의 수가 적은 고순도 잉곳을 성장시키기 위해서, 잉곳의 끌어올림 속도를 V, 핫 존 구조로 잉곳 실리콘 융액의 접촉면의 온도 구배를 G라 할 때에, V/G를 제어하는 것이다. 이 이론에서는, 도 1에 도시한 바와 같이, V/G는 함수로서 베이컨시 및 인터스티셜 농도를 도식적으로 표현하여, 웨이퍼에서 베이컨시/인터스티셜 혼합의 발생이 V/G에 의해서 결정되는 것을 설명하고 있다. 보다 상세하게는, V/G 비가 임계점 이상에서는 베이컨시 풍부 잉곳이 형성되는 반면, V/G 비가 임계점 이하에서는 인터스티셜 풍부 잉곳이 형성된다.
본 발명의 실리콘 웨이퍼를 얻기 위한 소정의 끌어올림 속도 프로파일은, 잉곳이 핫 존 화로 내의 실리콘 용융물로부터 끌어올려질 때, 온도 구배에 대한 끌러올림 속도의 비(V/G)가 인터스티셜 집합을 방지하는 제1 임계비((V/G)1) 이상이고, 베이컨시 집합을 잉곳의 중앙에 있는 베이컨시 풍부 영역 내로 제한하는 제2 임계비((V/G)2) 이하로 유지되도록 결정된다.
이 끌어올림 속도의 프로파일은 실험적으로 기준 잉곳을 축 방향으로 슬라이스함으로써, 실험적으로 기준 잉곳을 웨이퍼로 슬라이스함으로써, 또는 이들 기술을 조합하는 것으로, 시뮬레이션에 의해서 상기 보론코브의 이론에 기초하여 결정된다. 즉, 이 결정은 시뮬레이션 후, 잉곳의 축 방향 슬라이스 및 슬라이스된 웨이퍼의 확인을 행하고, 더욱 시뮬레이션을 반복하는 것에 의해 이루어진다. 시뮬레이션을 위해 복수 종류의 끌어올림 속도가 소정의 범위에서 결정되고, 여러 개의 기준 잉곳이 성장된다. 도 2에 도시한 바와 같이, 시뮬레이션을 위한 끌어올림 속도 프로파일은 1.2 mm/분과 같은 높은 끌어올림 속도(a)로부터 0.5 mm/분의 낮은 끌어올림 속도(c) 및 다시 높은 끌어올림 속도(d)로 조정된다. 상기 낮은 끌어올림 속도는 0.4 mm/분 또는 그것 이하인 것도 있어도 좋고, 끌어올림 속도(b) 및 (d)에서의 변화는 선형적인 것이 바람직하다.
다른 속도로 끌어올려진 여러 개의 기준 잉곳은 각각 따로 축 방향으로 슬라이스된다. 최적의 V/G가 축 방향의 슬라이스, 웨이퍼의 확인 및 시뮬레이션 결과의 상관 관계로부터 결정되고, 계속해서 최적한 퇴적 속도 프로파일이 결정되어, 그 프로파일로 잉곳이 제조된다. 실제의 퇴적 속도 프로파일은 원하는 잉곳의 직경, 사용되는 특정한 핫 존 화로 및 실리콘 융액의 품질 등을 포함해서 이것에 한정되지 않은 많은 변수에 의존한다.
도 3은 시뮬레이션과 실험적인 기술의 결합을 이용하여 결정된 100 cm의 길이와 200 mm의 직경을 갖는 잉곳을 성장시키기 위한 퇴적 속도의 프로파일을 도시한 것이다. 여기서는 미쯔비시 머티리얼 실리콘(주)의 이쿠노 공장에서 제작된 모델명 Q41의 CZ법에 기초를 둔 핫 존 화로가 사용되었다.
퇴적 속도를 서서히 저하시켜 V/G를 연속적으로 저하시키고, 다시 퇴적 속도를 서서히 높여 V/G를 연속적으로 높였을 때의 잉곳의 단면도를 그려보면, 도 4에 도시된 사실을 알 수 있다. 도 4에는 잉곳 내에서의 베이컨시 풍부 영역이 [V], 인터스티셜 풍부 영역이 [I], 및 베이컨시 집합 및 인터스티셜 집합이 존재하지 않는 퍼펙트 영역이 [P]로서 각각 도시된다. 도 4에 도시한 바와 같이, 잉곳의 축 방향 위치(P1및 P6)는 중앙에 베이컨시 풍부 영역을 포함한다. 위치(P3및 P4)는 인터스티셜 풍부 링 및 중앙의 퍼펙트 영역을 포함한다. 또한, 위치(P2및 P5)는 중앙에 베이컨시가 없고 주변 부분에 인터스티셜도 없기 때문에 전부 퍼펙트 영역이다.
도 4로부터 분명해진 바와 같이, 여러 개의 위치(P1및 P6)에 각각 대응한 웨이퍼(W1및 W6)는 중앙에 베이컨시 풍부 영역을 포함한다. 웨이퍼(W3및 W4)는 인터스티셜 풍부 링 및 중앙의 퍼펙트 영역을 포함한다. 또한, 웨이퍼(W2및 W5)는 중앙에 베이컨시가 없고, 주변 부분에 인터스티셜도 없기 때문에 전부 퍼펙트 영역이다. 웨이퍼(W2및 W6)는 도 5에 도시한 바와 같이 전부 퍼펙트 영역을 만들도록 선정하여 결정된 퇴적 속도 프로파일로 성장한 잉곳을 슬라이스하여 제작된다. 도 6은 그 평면도이다. 참고로, 다른 퇴적 속도 프로파일로 성장한 잉곳을 슬라이스하여 제작된 웨이퍼(W1및 W6)가 도 7에 도시된다. 도 8은 그 평면도이다. 도 8에 도시한 바와 같이, 중앙의 베이컨시 풍부 영역과 주변 부분의 퍼펙트 영역 사이에는 OSF 링이 형성된다. 본 발명의 실리콘 웨이퍼는 상기 웨이퍼(W2또는 W5)이다.
더욱 산소 농도가 제어되어, 전부 퍼펙트 영역으로 이루어지는 본 발명의 실리콘 웨이퍼는 래핑되어, 면 얻기 가공을 실시한 후, 경면 연마하여 얻어진다.
본 발명의 산화막 결함 밀도의 측정 방법은, 우선 실리콘 웨이퍼를 RCA 세정으로 웨이퍼 표면의 자연 산화막, 파티클, 금속 불순물을 제거한 후, 발열성 산화 처리로 웨이퍼의 표면과 이면에 두께 5∼25 nm의 산화막을 형성한다. 웨이퍼 표면 전체를 패턴화하여 50점 이상으로 구획하여, 웨이퍼 표면의 산화막 상의 각 점에 화학적 기상 퇴적(CVD)법에 의해 폴리실리콘으로 이루어지는 전극을 형성한 후, 이면 산화막을 제거하여, 각각 전극과 웨이퍼 이면과의 사이에 10 MV/cm의 직류 전압을 100초 동안 인가한다. 인가한 후, 재차 마찬가지로 전압을 인가하여, 전극에 흐르는 전류량에 의해, 각 점의 산화막의 파괴 유무를 조사하여, 전체 점에 대한 파괴된 점 갯수로부터 산화막의 결함 밀도를 산출한다.
또한, 본 발명의 pn 접합 누설 전류의 측정 방법은, 우선 산화막의 결함 밀도의 측정 방법과 마찬가지로 p형의 실리콘 웨이퍼를 RCA 세정으로 세정한다. 계속해서 도 9에 도시한 바와 같이, 웨트 산화함으로써 웨이퍼(10)의 표면에 필드 산화막(11)을 형성한 후, 산화막(11)을 패터닝하여 확산창을 만든다. 다음에 인을확산하여 n+층(12)을 형성한 후, n+층(12)의 영역에 컨택트 홀을 만든다. 또한, 이 영역에 스퍼터링으로 Al(1% Si)막을 성막함으로써 전극(13)을 형성하고, 동시에 전극(13)의 주위에 가드 링 전극(15)을 형성하며, 마지막으로 이면 산화막을 제거한다. n+층(12)과 웨이퍼 표면과의 사이에 역 바이어스 전압을 0 V에서 20 V까지 각각 인가하고, 동시에 가드 링 전극(15)에 -20 V의 바이어스 전압을 인가한다. 그리고, 그 때 흐르는 전류를 전류계(16)로 측정한다. 도 9에서는 설명을 간단히 하기 위해서, 단일의 전극(13)을 도시하였지만, 실제로는 웨이퍼 표면 전체를 패턴화하여 50점 이상으로 구획하여, 각 점에 전극을 형성하고, 각 점의 누설 전류치를 측정한다. 전체 점에서의 누설 전류치를 구하여, 웨이퍼 면내 변동을 산출한다.
현재, 실제 디바이스에 이용되고 있는 pn 접합은 LOCOS(Local Oxidation Of Silicon) 구조와 붕소 주입을 이용한 소자 분리를 행하고 있지만, 프로세스의 간편함, 또는 이온 주입 등의 오염을 유입하기 쉬운 프로세스를 사용하지 않는 점으로부터, 결정 평가의 목적으로, p형의 표면 반전을 억제하기 위해서, 마이너스의 가드 링 바이어스 전압을 인가하여 측정을 행하는 것이 바람직하다.
또한, 본 발명의 재결합 라이프 타임의 측정 방법은 통상의 광 도전 감쇠법(μ-PCD : Photo Conductive Decay)에 의해, 광에 의해서 주입된 소수 캐리어의 재결합을 마이크로파의 반사로 측정한 후, 그 감쇠 시상수로부터 재결합 라이프 타임을 구하는 방법이다. 또한, 본 발명의 발생 라이프 타임의 측정 방법은 MOS 캐패시터를 형성하여 그 캐패시터에 전압을 인가한 후, 그 시간 변화의 C-t 특성을 젤부스트(Zerbst) 해석함으로써 발생 라이프 타임을 구하는 방법이다.
<실시예>
다음에 본 발명의 실시예를 비교예와 동시에 설명한다.
<실시예 1>
도 5에 도시된 잉곳으로부터 슬라이스되어, 도 6에 도시된 단결정 실리콘 웨이퍼(도 4의 웨이퍼 W2)를 랩핑하여, 면 얻기 가공을 실시한 후, 경면 연마함으로써, 베이컨시 집합 및 인터스티셜 집합이 존재하지 않는 웨이퍼를 2장 준비하였다. 이들 단결정 실리콘 웨이퍼는 8인치, 붕소 도핑의 p형으로, (100)의 면 방위이고, 산소 농도가 1.15×1018/㎤(Old ASTM 환산) 미만인 낮은 농도의 웨이퍼였다.
<비교예 1>
비교를 위해, 도 7에 도시된 잉곳으로부터 슬라이스되어, 도 8에 도시된 단결정 실리콘 웨이퍼(도 4의 웨이퍼 W1)를 랩핑하여, 면 얻기 가공을 실시한 후, 경면 연마함으로써, OSF 링을 지니고, 안에 베이컨시 풍부 영역을, 주변 부분에 퍼펙트 영역을 갖는 웨이퍼를 2장 준비하였다. 이들 단결정 실리콘 웨이퍼도 실시예 1과 마찬가지로, 8인치, 붕소 도핑의 p형으로, (100)의 면 방위이고, 산소 농도가 1.15×1018/㎤ 미만인 낮은 농도의 웨이퍼였다.
<비교 시험 및 평가>
(a) 산화막과 전극의 형성
우선, 실시예 1 및 비교예 1의 상기 단결정 실리콘 웨이퍼 중의 1장을 SC-1 세정액(NH4OH : H2O2: H2O = 1 : 1 : 5)으로 세정하고, 계속해서 SC-2 세정액(HC1 : H2O2: H2O = 1 : 1 : 5)으로 세정하였다. 다음에, 이 웨이퍼의 표면에 산화막을 다음의 표준 조건으로 형성하였다. 즉, 세정한 단결정 실리콘 웨이퍼를 900 ℃에서 발열성 산화 처리하여, 웨이퍼 표면에 두께 9 nm의 산화막을 형성하였다. 또한, 이 산화막 상에 전극을 다음 표준 조건으로 형성하였다. 즉, CVD법에 의해 실란(SiH4)을 640 ℃에서 72분간 열 분해하여, 산화막 상에 두께 약 500 nm의 폴리실리콘 박막을 성장시켰다. 이 폴리실리콘 박막에 옥시 염화 인을 퇴적한 후, 습윤(濕潤) 산소 분위기 하에서 1000 ℃에서 60분간 열 확산했다. 그 후, 포트리소그래피 공정에 의해서 면적이 20 ㎟인 전극 패턴을 형성하였다.
(b) 산화막 결함 밀도의 측정
우선, 산화막에 10 MV/cm의 전압 스트레스를 인가하고, 그 후에 또 한번 동일 전압을 인가하여, 깨져 있는 MOS 캐패시터의 갯수를 조사하였다. 산화막 파괴는, 전류 밀도가 100 μA/㎠로 된 것을 절연 파괴로 간주하였다. 이 측정은 웨이퍼 전체면에서 181점을 측정하였다. 도 10(a)에 실시예 1의 산화막 결함의 면내 분포를, 또한 도 10(b)에 비교예 1의 산화막 결함의 면내 분포를 각각 도시한다. 검게 칠한 곳은 절연 파괴된 곳을 나타낸다.
(c) pn 접합부의 형성
우선, 상기 단결정 실리콘 웨이퍼의 남은 1장을 SC-1 세정액 (NH4OH : H2O2:H2O = 1 : 1 : 5)으로 세정하고, 계속해서 SC-2 세정액(HCl : H2O2: H2O = 1 : 1 : 5)으로 세정하였다. 다음에, 이 웨이퍼를 1100 ℃에서 110분간, 웨트 산화함으로써, 웨이퍼 표면에 두께 600 nm의 필드 산화막을 형성하였다. 그 후, 이 산화막을 포토리소그래피 기술에 의해 패터닝하여 확산창을 만들고, 거기에 옥시 염화 인(POCl3)을 이용한 고층(固層) 확산으로 n+층을 형성하였다. 여기서, 인 확산의 조건은 900 ℃에서 20분간, PSG(인 실리케이트 글래스)막을 에칭에 의해 제거한 후, 1000 ℃, 60분의 조건에서 열 확산하였다. n+층의 확산 깊이는 약 2 μm이고 그 농도는 1×1019/㎤이다. 컨택트 홀을 만든 후, 거기에 1.5% Si를 포함하는 A1을 스퍼터링으로 500 nm를 퇴적하였다. 전극 패터닝 후, N2분위기 하에서 450 ℃에서 어닐링 처리를 행하고, 마지막으로 이면 산화막을 제거하였다. 접합 면적은 1.8 mm□ 형상의 패턴을 이용하였다.
(d) pn 접합 누설 전류의 균일성 측정
웨이퍼의 pn 접합부에 전압을 인가하여, HP4140(pA) 미터로, 접합의 누설 전류를 측정하였다. 이 때, HP4141B(전류 전압 소스)로 가드 링에 바이어스를 인가함으로써, p형의 표면 반전을 억제하는 연구를 행하였다. 마이너스의 가드 링 바이어스로서, -20 V를 이용하였다. 이 측정은 웨이퍼 전체 면에서 272점을 측정하였다. 도 11(a)에 실시예 1의 pn 접합 누설 전류의 면내 분포를, 또한 도 11(b)에 비교예 1의 pn 접합 누설 전류의 면내 분포를 각각 도시한다.
(e) 평가
도 10으로부터 분명해진 바와 같이, 비교예 1의 웨이퍼의 산화막 내압의 면내 분포에서는 OSF 링의 내측에서 산화막 결함(181점중 25점)이 발생한 데 대하여, 실시예 1의 웨이퍼에서는 산화막 결함은 전혀 보이지 않았다.
또한, 도 11로부터 분명해진 바와 같이, pn 접합 누설 전류의 측정에 있어서는, 비교예 1의 웨이퍼에서는 OSF 링 상에서 누설 전류가 높고, 272점 중, 10 pA 이상의 누설(도면의 흑색 부분)이 3점, 6∼7 pA의 누설(도면의 회색 부분)이 1점, 5∼6 pA의 누설(도면의 X인 부분)이 34점, 4∼5 pA의 누설(도면의 표시없는 부분)이 218점 있고, 2∼3 pA의 누설(도면의 /표시 부분)이 16점 있었다. 그 결과, 50% 정도의 면내 변동이 보였다. 이것에 대하여, 실시예 1의 웨이퍼에서는, 4∼5 pA의 누설(도면의 표시없는 부분)이 전부이고, 3% 정도의 면내 변동밖에 없어서, 양호한 면내 분포가 얻어졌다.
이상 서술한 바와 같이, 본 발명에 따르면, 웨이퍼의 GOI 특성의 완전성, pn 접합 누설 전류의 균일성이 보증되어 있기 때문에, DRAM에서는 산화막의 신뢰성에 관하는 불량, 및 리프레시 불량에 관한 불량을 감소할 수 있다. 또한, CCD 등의 화상 디바이스에서는 백상(白傷) 등의 문제를 해소할 수 있다. 그 결과, 본 발명의 실리콘 웨이퍼는 무결함의 에피택셜층 부가 웨이퍼와 동등한 반도체 디바이스의 고성능화, 고 수율, 및 특성의 균일성을 달성할 수 있다. 또한, 에피택셜층 부가 웨이퍼와과 같은 게터링 능력의 저하도 생기지 않는 우수한 효과를 발휘한다.

Claims (2)

  1. 베이컨시(vacancy) 집합 및 인터스티셜(interstitial) 집합이 존재하지 않는 실리콘 웨이퍼에 있어서,
    상기 웨이퍼 표면에 두께 5∼25 nm의 산화막을 형성하여, 상기 산화막을 통해 10 MV/cm의 직류 전압을 100초 동안 인가했을 때의 상기 산화막의 결함 밀도가 0.1개/㎠ 이하이고,
    상기 웨이퍼 표면에 pn 접합부를 형성하여, 상기 pn 접합부의 1 ㎟ 이상의 pn 접합 면적에서의 pn 접합 누설 전류의 면내 변동이 20% 이하인 것을 특징으로 하는 실리콘 웨이퍼.
  2. 베이컨시 집합 및 인터스티셜 집합이 존재하지 않는 실리콘 웨이퍼에 있어서,
    상기 웨이퍼 표면에 두께 5∼25 nm의 산화막을 형성하여, 상기 산화막을 통해 10 MV/cm의 직류 전압을 100초 동안 인가했을 때의 상기 산화막의 결함 밀도가 0.1개/㎠ 이하이고,
    상기 웨이퍼의 광 도전 감쇠법에 의한 재결합 라이프 타임 및 MOS 캐패시터를 형성하여 MOS C-t법에 의해 측정한 발생 라이프 타임의 양쪽 면내 변동이 20% 이하인 것을 특징으로 하는 실리콘 웨이퍼.
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