KR20020020228A - 집적 회로 장치 - Google Patents

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KR20020020228A KR1020010054699A KR20010054699A KR20020020228A KR 20020020228 A KR20020020228 A KR 20020020228A KR 1020010054699 A KR1020010054699 A KR 1020010054699A KR 20010054699 A KR20010054699 A KR 20010054699A KR 20020020228 A KR20020020228 A KR 20020020228A
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Abstract

본 발명은 전류가 통하는 상태에서 회로 장치의 적어도 하나의 추가 부품에 작용하는 자계를 발생시키는 적어도 하나의 도체를 가진 집적 회로 장치에 관한 것이다. 발생 가능한 자계의 영향을 위해 상기 도체(2, 3, 16)는 횡단면으로 볼 때 상기 부품 쪽을 향하는 측면에 적어도 하나의 리세스(17) 또는 공동 또는 도전율이 더 낮은 영역(22)을 포함한다.

Description

집적 회로 장치{INTEGRATED CIRCUIT ARRANGEMENT}
본 발명은 전류가 흐르는 상태에서 회로 장치의 적어도 하나의 추가 부품에작용하는 자계를 발생시키는 적어도 하나의 도체를 갖는 집적 회로 장치에 관한 것이다.
상기 방식의 집적 회로 장치는 예컨대 자기 커플러 또는 전류 센서의 형태로 공지되어있다. 이러한 집적 회로 장치에는 전류가 흐르는 도체가 제공된다. 공지된 바와 같이 전류가 흐르는 도체는 회로 장치내에서 자계 측정용 측정 소자로서 형성되는 추가 부품을 통해 흡수되는 자계를 발생시킨다. 얻어진 측정값의 크기에 따라 흐르는 전류의 세기 등이 검출될 수 있다.
최근에 개발된 집적 회로 장치는 자기 (랜덤 액세스 메모리) RAM-메모리 셀(MRAM)이다. MRAM은 많은 양의 데이터를 저장하는데 사용되며, 일반 반도체 메모리에 대한 대안으로 볼 수 있다. 상기 회로 장치의 경우 2 개의 평면에 배치된 도체가 제공되며, 상기 도체들은 서로 직각으로 연장된다. 모든 교차점에서는 도체들 사이에 개별 메모리 유닛을 형성하는 층 체계 형태의 추가 부품이 제공된다. 동작 원리는, 상기 층 체계의 내부에 2 개의 자성층이 제공되고, 이 때 하나의 층(기준층)의 자화 방향은 고정되는 반면, 제 2 층(메모리 층)의 고정 방향은 외부 자계에 따라 적어도 2 개의 위치간에 전환될 수 있다는 점에서 기인한다. 기준층의 자화에 대한 메모리 층의 자화 위치에 따라 상기 층 체계를 통해 흐르는 전류가 변형 가능한 층된다. 왜냐하면 자화 위치는 장치의 내부 저항의 크기 결정에 중요한 요소이기 때문이다.
메모리 층의 자화 방향의 조정 또는 변경은 앞으로 설명될 층 체계가 배치되는 교차점에서 교차되는 각각의 하부 및 상부 도체에 자화 방향의 조정에 필요한전류의 1/2이 공급됨으로써 이루어진다. 상기 전류의 공급 시점 및 차단 시점을 적절히 조절함으로써, 자화에 작용하는 충분한 강도의 자계가 발생됨에 따라 자화 방향이 조정될 수 있다. 자화가 이미 외부 자계에 의해 미리 정해진 방향으로 이루어진다면 아무런 변형 가능한 층이 없고, 자계 방향과 반대 방향으로 이루어진다면, 자화 방향은 역전된다. 외부 전계가 차단됨에 따라 자화 방향은 설정된 방향으로 유지된다.
그러나 문제는 전류가 통하는 도체에 의해 발생한 자계가 극히 불균일하다는 것이다. 직사각형 도체의 자계(상기 방식의 집적 회로 장치는 박막으로 형성되기 때문에 하나의 도체가 후속하는 층에 대한 경계면에 평탄한 표면을 갖는다)는 종 형태를 가지며, 이 때 상기 자계는 에지로 갈수록 강하되나 "확장"되기도 한다. 즉, 상당히 폭이 넓어진다. 다시 말해, 추가 부품이 상이한 강도의 전계 범위를 나타내며, 상기 추가 부품은 집적 회로 장치의 대부분의 응용 분야에서는 측정 시스템을 말하지만, 언급했듯이 메모리 시스템이 될 수도 있다. 이러한 사실은 특히 전술한 MRAM에서 어려움을 초래한다. 왜냐하면 자계가 - 이 경우에는 상부 및 하부 도체의 두 자계가 중첩됨으로써 야기되는 자계 - 메모리 층의 전체 자화 방향의 전환에 사용되며, 이 때 상기 메모리 층이 단일 구역이고, 다수의 구역으로 분해되는 것이 방지되어야 하기 때문이다. 또한 일어날 가능성이 있는 오정렬의 경우, 즉 메모리 층 시스템 또는 측정 시스템이 도체의 하부에 정확히 배치되지 않고 약간 변위되는 경우, 곡선 최대값으로부터 자계가 강하됨에 따라 방향 전환이 반드시 보장될 수 없으며, 다수의 구역으로의 분할이 일어날 수 있다는 단점이 있다.
균일한 자계를 발생시키기 위해서 도체와 자기 메모리 층 사이의 간격을 확장하여 상기 메모리 층에서의 자계를 확대시키는 것을 고려할 수 있다. 그러나 제어 자계 강도를 얻기 위해서는 허용 전류 밀도보다 훨씬 높은 밀도의 전류가 요구될 수 있기 때문에, 상기 방법은 불가능하다. 또한 정보의 판독을 위해 추가의 콘택이 제공되어야 한다. 결국 인접한 메모리 층들의 영향을 피하기 위해서는 메모리 층들의 간격도 확대되어야 한다. 그에 대한 대안으로 메모리 층이 도체 스트립 폭보다 더 작아질 때까지(예컨대 1:10의 비율) 상기 도체를 확대시키는 것을 고려할 수 있다. 그러나 이것도 마찬가지로 불가능하다. 왜냐하면, 상기와 같이 행할 경우 패킹 밀도가 충분히 크게 선택될 수 없기 때문이다. 매우 높은 패킹 밀도는 종래의 실리콘 메모리에 비해 MRAM의 중요한 장점이다.
본 발명의 목적은 균일한 자계의 발생을 가능하게 하는 회로 장치를 제공하는 것이다.
상기 목적은 도입부에 언급한 방식의 집적 회로 장치에 있어서 본 발명에 따라, 발생 가능한 자계의 영향을 위해, 상기 도체가 횡단면으로 볼 때 상기 부품 쪽을 향하는 측면에 적어도 하나의 리세스 또는 공동 또는 도전율이 더 낮은 영역을 가짐으로써 달성된다.
본 발명은 전류가 흐르는 도체에 의해 발생한 자계의 형태가 도체의 기하학적 구조에 따라 좌우된다는 사실에 기초한다. 본 발명은 리세스 또는 공동을 이용하여 도체 횡단면의 기하학적 구조를 변형시키거나, 또는 부품에 할당된 측면에 있는 비도전 영역을 변화시킴으로써, 특히 균일화를 위해 자계 파형에 영향을 주는 것을 제안한다. 본 발명에 따라 정해진 범위 내에서 효과적인 도체 구조 및 그에 따라 그 내부에서 전류이동이 이루어지는 범위를 변경하는 것이 제안된다. 그로 인해 부품 쪽을 향하는 도체 측면 위에 형성되는 자계는, 즉 도체 형태 내지는 도체 구조가 리세스 등에 의해 어떤 모습을 갖게 되는지에 따라 "설계"될 수 있다. 이로써 자계의 공지된 종 형태의 경우 평평한 측면 위에 제공되는 영역이 곡선 최대값만큼 거의 평평해짐에 따라 추가 부품이 명백히 균일한 자계를 나타낼 수 있다. 동일한 방식으로, 2 개의 측면 리세스가 제공되는 경우 자계 집중에 대한 역효과도 얻을 수 있기 때문에 중심부에 상승부가 남겨진다. 완전히 평탄한 도체 표면을 평탄하지 않게 만들거나, 평탄하지 않은 도체 윤곽을 제공하는 모든 표면 변형 가능한 층으로는 "리세스" 또는 "공동" 또는 "도전율이 더 낮은 영역"이 있다. 리세스, 공동 또는 상기 영역을 이용하여 다단 구조뿐만 아니라 만곡 형태도 제공될 수 있다.
동일한 방식으로 본 발명은 하나의 도체 및 상기 도체에 인접하는, 예컨대 전류 센서 또는 자기 커플러에 제공되는 것과 같은, 추가 부품을 포함하는 회로 장치에 사용될 수 있다. 그 외에도 본 발명은 전술한 바와 같이 2 개의 평면에 놓이고, 직각으로 교차되는 다수의 도체가 제공되며, 상기 도체들 사이의 각각의 교차점에 추가 부품이 수용되는 MRAM 형태의 회로 장치에도 사용될 수 있다. 회로 장치의 이러한 실시예의 경우에는, 교차점에서 교차되는 도체 중 단 하나만 리세스 또는 공동 또는 도전율이 더 낮은 영역을 포함한다. 제조 기술적인 이유로, 추후형성될 상부 도체에 상응하게 형성되는 것이 더 간편하다. 물론 교차점에서 교차되는 2 개의 도체 모두 그의 효과적인 도체 구조에 있어서 영역에 따라 변할 수 있고, 그리하여 2 개의 개별 자계가 모두 영향을 받으며, 특히 균일화된다. 또 다른 가능한 응용예는 자기 로직으로서, 상기 자기 로직의 기본 셀은 MRAM-메모리 셀 또는 센서와 유사하게 설계된다.
본 발명에 따라 리세스 또는 공동 또는 도전율이 더 낮은 영역이 도체 길이의 중요 부분에 걸쳐서 연장된다. 이에 대한 대안으로 기하학적 구조의 변동이 상기 하나의 도체 또는 2 개의 도체 모두에서의 교차점의 영역에서 점 형태로만 제공될 수도 있다.
본 발명의 전술한 제 1 대안에 따라 도체의 기하학적 설계는, 추가 부품 쪽을 향하는 도체의 측면에 리세스 또는 공동이 제공됨으로써 이루어질 수 있다. 즉, 상기 실시예의 경우 도체의 표면 구조 내지는 형태가 변동됨으로써 두께가 감소될 수 있다. 이 때 상기 리세스 또는 공동은 수 나노미터의 범위에 놓이는 작은 구조에서 정해질 수 있는 직사각형 횡단면을 가질 수 있다. 이 경우 도체 전체 폭에 걸쳐서 거의 3 개의 영역, 즉 더 큰 직경을 갖는 2 개의 에지 영역 및 더 작은 직경을 갖는 중간 영역이 형성된다. 그에 비해 리세스 또는 공동이 오목한 횡단면을 갖는 대안이 제공된다. 여기서는 도체가 완전한 직사각형이라고 가정할 때, 직경은 평균 최소값으로부터 도체의 에지로 갈수록 계속 증가한다.
리세스 또는 공동은 비도전 재료로 채워지며, 이 때 상기 재료는 제조 방식에 의거하여(이에 대해서는 하기에 자세히 설명됨) 그 형태에 따라 공동 자체를 형성하는데 사용되거나, 또는 표면을 균일화하기 위한 추후 충전에 사용된다.
가장 일반적인 설계의 경우, 재료로서 바람직하게는 비도전 레지스트가 사용된다. 상기 비도전 레지스트는 간단하게 포토리소그래피에 의해 디포짓되어 형성 및 처리될 수 있다. 상기 기술은 충분히 조정 가능하다. 그에 대한 대안으로는 비교적(도체 재료용 구리 또는 알루미늄에 비해) 높은 임피던스의 재료, 특히 탄탈의 하이 임피던스상을 사용하는 방법이 있다. 예컨대 Al2O3, SiOx, SiNx 및 상기 물질들의 결합물과 같은 또 다른 절연 재료들이 프로세스에서 사용될 수 있다. MRAM-메모리 셀을 사용하는 경우 기준 셀이 놓이는 측면을 위해 비도전 자성 재료도 사용될 수 있으며, 상기 비도전 자성 재료는 장치에 사용되거나, 또는 -합리적으로는- 기준층의 특성을 지지한다. 여기서는 예컨대 반강자성체로서 약 10 nm 이상의 두께를 갖는 NiO가 매우 적합하다.
리세스 또는 공동의 형성 외에도, 전술한 바와 같이 부품의 반대쪽에 놓인 도체 측면에서의 도체 두께를 감소시키기 위해 도전율이 더 낮은 영역을 제공하는 것도 효과적이다. 상기 도전율이 더 낮은 영역은 리세스 또는 공동의 영역과 동일하게 전류 이동으로부터 차단된다. 왜냐하면 전류는 저항이 낮은 내지는 도전율이 높은 일반 도체 영역에서 흐르기 때문이다. 상기 도전율이 낮은 영역 내지는 저항이 높아진 영역은 예컨대 Fe-이온을 이용한 이온 충격 또는 예컨대 Si와 같은 적어도 하나의 성분의 확산을 통해 형성될 수 있다.
이상적인 경우에 제공되는 도체 및 추가 부품 - 특히 MRAM의 경우 - 의 정확한 중첩과 관련하여, 리세스 또는 공동 영역 내지는 도전율이 더 낮은 영역은 도체의 전체 폭에 있어서 중앙에 제공되는 것이 효과적이다.
이미 전술한 두께 변동에 의해 다소 작아진 자계의 폭을 감소시키기 위해, 자계의 균일화 외에도 자계 에지의 가능한 한 빠른 강하(공간적)를 실현하려면, 도체의 반대편 측면의 에지부에 리세스 또는 공동 또는 도전율이 더 낮은 영역을 제공하는 것이 바람직하며, 이들은 감소된 도체 두께를 갖는 제 1 섹션 옆에 배치되고, 이 때 상기 제 1 섹션은 전술한 바와 같이 반대편 측면에 있다. 제조는 전술한 바와 동일하게, 즉 변형 내지는 패턴화에 의한 "순수한" 리세스를 통해 또는 높은 저항 영역의 형성을 통해 이루어질 수 있다.
본 발명은 집적 회로 장치 자체 외에도, 하나의 평면에 놓인 하나 또는 다수의 도체를 갖는 집적 회로 장치의 제조 방법에 관련된 것이다. 상기 방법에서는 자계의 영향을 받는 층 형태, 예컨대 층 체계 형태의 추가 부품이 형성된 후,
- 비도전 재료로 된 층이 후속하여 형성될 도체의 위치에 상응하게 형성되는 단계,
- 상기 재료층의 두께 및/또는 폭이 감소되는 단계,
- 상기 재료층을 덮는 도체가 제공되는 단계가 수행된다.
상기 방법의 실시예에서는 재료층이 먼저 형성되고 규격이 정해진 다음 그 위에 도체 재료가 코팅됨으로써 도체의 직경이 감소될 수 있다. 재료로는 레지스트가 사용될 수 있으며, 상기 레지스트는 도체의 직경 감소 이전에 노광 및 현상된다. 도체 직경의 감소 자체를 위해서 상기 레지스트가 소각될 수 있으며, 이 경우포토리소그래피로부터 알려진, 레지스트 제거 또는 레지스트 두께 감소 및 레지스트 폭 감소를 위한 모든 방법이 일반적으로 사용될 수 있다는 것이 강조된다.
레지스트 사용에 대한 대안으로, 비도전 금속, 특히 탄탈의 하이 임피던스상이 사용될 수 있으며, 이 경우 상기 금속은 도체 직경의 감소를 위해 에칭되거나 공지된 다른 방법(예: 임계 지점의 전자 빔 증착 또는 다른 직접 고해상 리소그래피 방법)이 사용된다.
하나의 평면에 놓이는 하나 또는 다수의 도체를 포함하는 집적 회로 장치를 제조하기 위한 방법의 제 2 대안에서는 자계의 영향을 받을 수 있는 층 형태의 추가 부품이 형성되기 전에,
- 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
- 전류가 흐를 때 자계를 형성하는데 중요한 도체 두께를 줄이기 위해 도체의 노출 측면에 도전율이 더 낮은 영역을 형성하는 단계,
- 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행된다.
MRAM의 제조와 관련하여 전술한 방법 변형예는 상부, 즉 측면에 추후 증착되는 도체의 패턴화를 가능하게 하는 반면, 본 방법 변형예는 본 발명의 의미에서 맨 먼저 형성된 하부 도체의 형성을 가증하게 한다. 여기서 도전율의 변동은 이온 충격에 의해, 대안으로는 도전율을 낮추게 하는 적어도 하나의 성분( 또는 분자)이 도체 내로 확산됨으로써 이루어진다.
상기 방법에 따라 제조되는 회로 장치가 자기 커플러 또는 전류 센서 또는 그와 유사한 것으로서 형성되는 경우, 즉 하나의 평면에 도체만 존재하는 경우, 제2 도체 또는 제 2 도체 평면이 형성될 필요가 없다.
그러나 2 개의 평면에 존재하는 도체들을 포함하는 MRAM이 제조되는 경우에는, 제 2 방법 변형예에서는 제 2 도체 평면이 형성되고, 상기 제 2 도체 평면은 변형 가능한 또는 영향을 받을 수 있는 층이 제조된 후에 형성된다. 본 발명에 따르면 이러한 도체들이 반드시 패턴화될 필요는 없다. 그러나 영향을 받을 수 있는 층이 형성된 후 상기 층 위에 놓인 도체도 역시, 바람직하게는 전술한 방법에 따라 패턴화되는 것이 효과적이다.
본 발명에 따라 하부에 놓인 매립 도체를 형성시키기 위한 추가의 방법 변형예에서는, 자계에 의해 변형되거나 영향을 받을 수 있는 층 형태의 추가 부품이 형성되기 전에,
- 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
- 전류가 흐를 때 자계를 형성하는데 중요한 도체 두께를 줄이기 위해 도체의 노출 측면에 리세스 또는 공동을 형성하는 단계,
- 상기 리세스 또는 공동 내로 비도전 재료를 삽입하는 단계,
- 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행된다.
즉, 상기 실시예에서는 형성된 도체의 표면에 패턴화 내지는 형태 설계를 위한 리세스 또는 공동이 형성되며, 후속해서 상기 리세스 또는 공동은 추후 성장되는 변형 가능한 층 내지는 층 체계를 위한 평면을 형성하기 위해 비도전 재료로 채워진다. 여기에서도 재료로서 레지스트가 사용되고, 대안으로 비도전 금속이 사용된다. 또한 MRAM의 경우 제 2 평면의 후속 형성된 도체도 도입부에 기술한 방법에상응하게 패턴화된다.
마지막으로 회로 장치를 제조하기 위한 제 3 방법이 제공되며, 상기 방법에서는 영향을 받을 수 있는 층이 형성되기 전에,
- 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
- 도체 위에 비도전 재료로 된 층을 형성하는 단계,
- 상기 재료층의 두께 및/또는 폭을 줄이는 단계,
- 전류가 흐를 때 자계를 형성하기 위해 감소된 적절한 도체 두께를 갖는 도체를 형성하기 위해, 남겨진 재료층의 측면을 둘러싸는 도체의 추가 섹션을 형성하는 단계,
-그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행된다.
즉, 상기 실시예에서는 도체 자체가 다수의 단계로 형성된다. 먼저 제 1 도체가 증착된 다음 비도전 재료층이 디포짓되어 규격이 정해진 후 측면에 2 개의 추가 도체층이 증착됨으로써, 여기서도 역시 도체에 리세스 또는 공동이 형성된다. 여기서도 다시 레지스트 또는 비도전 금속이 사용된다. 또한 MRAM의 경우 후속하여 제조되는 제 2 평면의 도체도 상응하게 형성되는 것이 바람직하다.
그 이외의 효과적인 대안 방법들은 추가의 병렬 청구항 및 그의 종속항들에 제시되어있다.
물론 각각의 회로 장치에 다수의 도체가 제공되는 경우라면, 모든 도체에 그에 상응하게 리세스 또는 공동 내지는 도전율이 더 낮은 영역이 제공된다.
종합해볼 때 본 발명에 따르면 전류가 흐르는 도체에 의해 발생한 자계, 예컨대 MRAM의 경우 기록 자계가 기술적 비용 없이 균일화될 수 있다. 이 경우 패킹 밀도는 영향을 받지 않는다. 또한 MRAM의 경우 셀의 판독에도 영향을 주지 못한다. 왜냐하면 리세스 또는 도전율이 높은 영역에 의해 형성된 배리어의 상부에 아직 등전위 표면을 나타내는 금속 재료가 놓여있으나, 층 평면에 전류가 흐르는 동안에는 하이 임피던스 상태이기 때문이다.
본 발명의 또 다른 장점, 특징 및 독창성이 하기에 기술되는 실시예에서 도면에 따라 제시된다.
도 1 MRAM에서의 도체 안내의 계통도.
도 2 도 1에 도시된 구성의 교차점의 단면도.
도 3 본 발명에 따른 패턴화를 거치거나 거치지 않은 도체의 자계 파형도.
도 4 제 1 방법에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 5 제 2 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 6 제 3 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 7 제 4 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 8 제 5 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 9 제 6 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
도 10 제 7 방법 변형예에 따라 패턴화된 도체의 제조를 나타내기 위한 계통도.
*도면의 주요 부호 설명*
1 : 회로 장치 2, 3, 16 : 도체
4 : 교차점 5 : 부품
6 : 자성층 체계 7 : 기판
8, 19, 21 : 절연층 9 : 기준층
10 : 자화 방향 11 : 터널 배리어층
12 : 메모리 층 13, 17, 32, 39 : 확산 차단층
14 : 자화 방향 15 : 기호
20 : 도체 스트립 리세스 23, 25, 30, 37 : 레지스트 층
24, 26 : 트렌치 27, 29, 34 : 재료
28, 35 : 공동 33, 41 : 돌출부
42 : 측면 A, B : 곡선
D1, D2 : 직경 I, L, R : 화살표
L1, L2 : 섹션
도 1은 자세히 도시되지 않은 기판 위에 형성된 회로 장치(1)를 계통도로서 나타낸 것이다. 상기 회로 장치(1)는 하나의 제 1 하부 평면에서 서로 평행하게 연장되는 제 1 도체(2) 및 상기 제 1 도체(2) 위에 놓인 제 2 평면에서 역시 서로 평행하게 연장되는 제 2 도체(3)를 포함한다. 상기 도체(2 및 3)는 자체적으로 서로에 대해 직각으로 연장된다. 각각의 교차점(4)에서는 도체들(2, 3) 사이에 각각 하나의 추가 부품(5)이 자기 층 체계(6)의 형태로 배치되며, 상기 자기 층 체계(6)는 계통도에서 직사각형으로 도시되어있으나 실제로는 원형 또는 렌즈 형태로 형성되고, 이는 자화의 방향이 간단하게 바뀔 수 있기 때문에 자화 변동이 매우 빠르게 일어난다는 관점에서 유리하다. 상기 층 체계(6)는 전류가 흐르는 도체(2, 3)에 의해 형성된 자계의 영향을 받을 수 있다. 이러한 목적으로 도체(2, 3)에는 화살표(I)로 표시된 것처럼 전류가 공급된다. 이제 도 1에 도시된 MRAM은 각각의 도체에 메모리 층의 자화의 방향 전환(이에 대해서는 하기에서 도 2와 관련하여 더 자세히 설명된다)을 위해 필요한 전류의 절반이 공급되는 방식으로 동작한다. 전류가 공급된 도체들(2, 3)은, 각각 절반의 전류에 의해 형성된 2 개의 자계가 서로 중첩되어 층 체계(6)에 전체적으로 충분히 높은 자계가 인가되는 특정 교차점(4)에서 만나게 됨에 따라 메모리 층 자화의 방향이 전환될 수 있다. 이러한 자극의 반전은 자화 방향 전환 과정에 의해 진행되기 때문에, 개별 전류가 스위치 온되는 정해진 타이밍 및 그에 따른, 서로에 대해 수직으로 방향이 설정되는 개별 자계의 형성에 따라 좌우된다. MRAM의 기본적인 동작 방식은 충분히 알려져있기 때문에, 이 에 대해서는 더 자세히 설명하지 않는다.
이러한 사실은 명백한 최대값을 갖는 2 개의 필드가 중첩됨으로써 주어지는 문제가 방지된다는 특별한 장점을 갖는다. 그러면, 패턴화되지 않은 도체의 경우 나타나는 상기 자계 형태에 따라 메모리층의 자화에 작용하는 중첩 자계의 힘의 벡터는 상기 자계가 메모리 층에 작용하는 전체 표면에 걸쳐서 동일하게 작용하는 것이 아니라 부분적으로는 서로 상당한 각도를 이루어 연장된다. 그 이유는, 도체(2, 3)의 자계들이 서로 수직으로 놓이기 때문이다. 매우 높은 최대값을 갖는 자계 중첩에 따라 자계 유효 표면의 중앙에서만 균일한 자계 분포가 주어진다. 즉, 상기 두 개별 자계와 관련하여 야기된 힘의 벡터가 45°미만에 놓인다. 중앙 부분 외에는 야기된 힘의 벡터에 대한 자계 분담의 크기가 상이하게 나타나며, 이로 인해 각각의 힘의 벡터가 45°지점으로부터 약간 기울어지게 된다. 상기 경사각은 수 도(°)에 달한다. 그로 인해 유효 표면에 걸친 전체 전계 강도뿐만 아니라, 기록 구역이 메모리 층의 자화에 작용하는 방향도 불균일하게 된다. 그로 인해 최악의 경우 메모리 층의 자화가 개별 자계에서 감쇠될 수 있다.
그에 비해 유효 표면 및 중첩 표면의 넓은 영역에 걸쳐 균일한 2 개의 개별 자계가 중첩되면, 한 편으로는 유효범위 표면, 즉 중첩 자계가 배치되는 메모리 층 체계의 표면에 걸친 전계 강도가 가능한 한 균일하고, 또한 힘의 방향도 포괄적으로 균일하다.
도 2는 교차점의 단면도를 계통도로서 나타낸 것이다. 평탄한 기판, 예컨대 바람직하게는 실리콘 웨이퍼가 사용되는 기판(7)이 도시되어있다. 대안으로 다수의 동일한 MRAM-셀 장치들이 서로 적층될 수도 있다. 상기 기판 위에는 절연층(8, 예컨대 SiO2)이 삽입된 후 확산 차단층(13)을 가진 제 1 하부 도체(2)가 디포짓된다. 그 위에 박막-다층 구조로서 메모리 층 체계(6)가 디포짓된다. 맨 먼저 기준층(9)이 증착된다. 상기 기준층(9)은 제 1 방향으로 향하는 영구적인 자화(10)를 나타내고 있다. 기준층 자체는 Co-Fe로 된 제 1 층, Ru로 된 1 개의 층 및 Co-Fe로 된 1 개의 층을 포함하는 박막-다층 구조로 형성되고, 이 때 층 두께는 약 1 nm 이내에 놓인다.
상기 기준층(9) 위에는 터널 배리어 층(11)이 디포짓되며, 상기 층(11)으로서 바람직하게는 Al2O3로 된 층이 사용된다. 상기 터널 배리어 층(11) 위에 다시 바람직하게는 퍼멀로이(NiFe 80:20)로 이루어진 고유 메모리 층(12)이 증착된다. 상기 층들(9, 11 및 12)은 층 체계(6)를 형성한다.
마지막으로 상기 층 체계(6) 위에 바람직하게는 Ta5로 이루어진 확산차단층(13)이 증착되며, 상기 층(13)은 층 체계(6) 내로 바람직하지 않은 요소가 확산되어 상기 층 체계를 손상시키는 것을 막아준다. 상기 확산 차단층(13) 위에는 상부 도체(3)가 형성된다. 전체 층 체계(6)도 마찬가지로 역전된 순서로 디포짓될 수 있다. 그렇게 되면 기준층이 배리어의 상부에 놓인다.
제시된 바와 같이 메모리 층(12)은 파선으로 표시된, 서로 마주보는 2 개의 화살표에 의해 한 방향 또는 다른 방향을 향할 수 있는 자화 방향(14)을 갖는다. 이는 기술한 것처럼 도체(2 및 3)에 적절한 주기로 전류가 공급됨으로써 이루어진다. 자계가 제거된 후 자화 방향(14)은 설정된 방향에 유지된다. 상기 자화 방향 14는 기준층의 자화 방향 10에 대해 평행할 수도 있고 대립될 수도 있다. 그로 인해 기호 15로 도시되어있는 구조를 통해 내부 저항이 영향을 받게 된다. 상기 두 자화 방향이 평행하게 놓이면 내부 저항은 낮고, 상기 두 자화 방향이 서로 반대이면 내부 저항은 훨씬 더 높다. 도시된 구조를 통해 전류가 흐르면, 수신된 신호가 자화 방향의 설정에 따라 변동된다. 이를 통해, 도 2에 도시된 MRAM-메모리 셀로 정보가 "0" 및 "1"의 형태로 기록되어, 추후 임의의 시점에 판독되는 것이 가능하다. 정보는 저장된 채로 유지된다.
도 3은 도표 하단에 도시된 도체의 자계의 파형을 상단부에 계통도로서 나타낸 것이다. 도체는 예컨대 0.3 x 0.3 ㎛의 도체 횡단면에 의해 정사각형으로 형성된다. 도체(16)의 상부면에는 도시된 예에서 폭이 0.1 ㎛이고 깊이가 10 nm인 리세스(17)가 제공된다. 이제 상기 도체(16)에 전류가 공급되면, 자계가 형성된다. 상기 도체(16) 위에 제시된 그래프에는 리세스가 없는 도체 및 리세스를 가진도체(16)에 대한 자계 파형이 도시되어있다. 파선으로 표시된 곡선(A)은 뚜렷한 자계 최대값을 갖는 종 형태의 파형을 나타낸다. 그에 비해 리세스를 가진 도체의 파형을 나타내는 실선으로 된 곡선(B)은 최대값의 영역에서 자계가 명백히 평탄화고 균일화되어있다. 이러한 현상은 리세스에 의해 두께가 감소됨으로써 일어난다. 도 3에 도시된 바와 같이, 리세스의 단면 L1에서의 직경이 인접한 단면 L2에서의 직경 D2에 비해 D1까지 감소한다. 각각의 단면(L1 및 L2)은 별도의 도체로서 간주될 수 있으며, 도 3에서 개별적으로 및 파선으로 표시되어있는 상기 도체에 의해 고유의 자계(C1, C2)가 형성된다. 도시된 바와 같이 단면 L1의 자계 C1은, 직경 감소로 인해 전류 밀도 중심이 도체 중앙으로부터 도체 내 다른 전류 밀도 분포를 향해 아래쪽으로 이동하기 때문에 조금 더 약하다. 거의 동일하게 형성된, 파선으로 도시된 개별 자계(C1, C2)가 역시 파선으로 도시된 전체 곡선(C)에 중첩됨으로써, 전류 최대값이 상기 방식으로 평탄화된다는 것을 알 수 있다. 그에 비해 곡선 D는 리세스 없는 도체의 "전체 자계"를 나타낸다.
전술한 MRAM의 경우에 적용한다면, 이는 도체(2, 3)의 적절한 형성에 의해 자계 파형이 의도한 대로 작용할 수 있고 균일화가 초래될 수 있다는 것을 의미한다. 일반적으로 이는 도체 횡단면의 적절한 형성을 통해 자계 파형을 설계할 수 있다는 것을 의미한다.
도 4는 리세스가 제공된 상부 도체가 어떻게 형성될 수 있는지를 제 1 방법 변형예로서 나타낸 것이다. 도시된 실시예에는 기판(7), 절연층(8) 및 하부도체(2)가 도시되어있으며, 상기 하부 도체(2) 위에 다시 확산 차단층(13)으로 덮인 층 체계(6)가 제공되어있다. 대안으로 상기 확산 차단층(13)이 도체(2) 위에도 배치될 수 있다. 제 1 방법 단계(도 4A)에서는 상기 확산 차단층(13) 위로 비도전 물질로 된 층(18)이 디포짓된다. 상기 물질로는 예컨대 포토리소그래피에 의해 증착될 수 있는 포토 레지스트(포지티브 레지스트 또는 네가티브 레지스트)가 사용될 수 있고, 대안으로는 예컨대 탄탈의 하이 임피던스상(相) 또는 비도전 반강자성체(NiO2또는 그와 유사한 것)와 같은 비도전 증착가능 금속도 사용될 수 있다.
다음 단계(도 4B)에서는 상기 층(18)의 폭 및 두께가 사전설정된 크기까지 축소되고, 이는 레지스트의 적절한 소각을 통해 또는 예컨대 디포짓된 금속의 이방성 에칭 또는 스퍼터링에 의해 이루어진다. 남겨진 층(18)의 규격은 도 3에 도시된 리세스(17)의 규격이 어떻게 정해져야 하느냐에 맞춰서 정해진다. 이어서 상기 층(18)이 상부 도체의 재료에 의해 완전히 덮인다. 도시된 바와 같이 도체(3)의 폭 전체에 걸쳐서 볼 때 층(18)의 존재 여부에 따라 횡단면이 변한다(도 3과 비교). 이어서 에칭 프로세스(도 4D)에서 상기 도체(3)의 외부 영역에 있는 확산 차단층(13) 및 층 체계(6)가 에칭되고, 그 후 도 4E에 따른 단계에서 절연층(19, 예컨대 SiO2)이 디포짓된다.
도 5는 본 발명에 따라 하부 도체를 구현하기 위한 제 2 방법 변형예를 나타낸다. 기판(7) 내로 먼저 도체 스트립 리세스(20)가 삽입되고, 상기 도체 스트립리세스(20) 내부는 절연층(21, 예컨대 SiO2)으로 채워진다. 이어서 상기 리세스 내로 도체(2)가 삽입된다. 도체 재료로서 통상 바람직하게는 CMP-구리가 사용된다. 그런 다음 도체(2)의 노출된 면에 의도적인 이온 충격 또는 확산 공정을 통해 일반적인 도체 영역보다 훨씬 더 낮은 도전율 및 그에 따른 더 높은 저항을 갖는 영역(22)이 형성된다. 이어서 도 5b에 도시된 구조 위로, 도 4와 관련하여 기술한 바와 같이, 확산 차단층(17) 및 리세스를 형성하는 층(18)과 함께 상부 도체(3)가 형성된다.
즉, 상기와 같은 본 발명의 구현예에서는 하부 도체뿐만 아니라 상부 도체도 본 발명에 따라 패턴화된다. 여기서는 하부 및 상부 도체에 의해 형성된 자계의 자계 최대값이 평등화되고 균일화될 수 있다.
도 6은 하부 도체의 패턴화하기 위한 또 다른 방법을 나타낸다. 여기서도 기판(7)에 내부 절연체(21)를 갖는 도체 리세스(20)가 제공된다. 삽입된 도체(2)에는 이제 스퍼터링을 통해 리세스(17)가 형성되고(도 6B), 상기 리세스(17, 도 6C) 내로 레지스트 내지는 비도전 금속으로 된 층(18)이 삽입된다. 이어서 확산 차단층(17) 및 여기서도 층(18)과 함께 패턴화되는 상부 도체(3)가 디포짓된다.
도 7은 또 다른 제조 변형예를 나타낸다. 기판(7) 위에 절연체(21)를 가진 도체 리세스(20) 내에 하부 도체(2)가 삽입된다. 상기 하부 도체(2) 위에는 스퍼터링 증착을 통해 바람직한 크기로 규격화될(도 7B) 더 큰 면의 층(18, 레지스트 또는 금속)이 디포짓된다(도 7A). 여기서도 상기 층(18)의 크기는 형성된 리세스의 크기를 정하는 데 결정적으로 작용한다. 이어서(도 7C) 상기 재료층(18) 옆 양 측면에는 도체 재료로 이루어진 2 개의 섹션(23)이 제공되며, 상기 섹션들 사이에 상기 층(18)이 수용된다. 상기 섹션들의 높이는 가능한 한 상기 층(18)의 윗면과 평탄하게 연장되도록 결정된다. 즉, 여기서도 본 발명에 따른 리세스를 갖는, 또는 적절한 두께로 패턴화된 도체가 형성된다. 이어서(도 7D) 층 체계(6), 확산 차단층(17) 및 상부 도체(3)가 레지스트층 또는 금속층(18)과 함께 디포짓된다.
도 8은 다수의 원리도 형태의 또 다른 방법 변형예를 나타낸 것이다. 기판(7) - 기판으로는 모든 실시예에서처럼 실리콘 또는 SiO2를 사용할 수 있음 - 위에 먼저 레지스트층(23)이 디포짓된 다음, 제 1 트렌치(24)가 상기 기판(7) 내로 에칭된다(도 8A). 이어서 상기 트렌치(24) 내에 레지스트층(25)이 증착되고, 상기 레지스트층(25)은 추가 트렌치(26)의 에칭을 가능하게 한다(도 8B). 따라서 전체적으로 트렌치 형태의 다단식 프로파일이 제공된다.
적어도 레지스트층 25가 제거된 후(레지스트층 23은 추가 마스킹을 위해 남겨질 수 있다) 상기 트렌치(24, 26)가 도체의 재료(27)로 채워진다. 트렌치 26은 상기 도체의 상부면에 리세스 또는 공동(28)의 형태로 도시되어있다(도 8C). 이어서 상기 리세스 또는 공동(28)가 예컨대 레지스트와 같은 재료(29)로 채워진다. 그런 다음 상기 구조물 위로 다시 추가의 층 엘리먼트가 디포짓된다.
도 9는 또 다른 방법 변형예를 나타낸다. 여기서는 기판(7) 내로 먼저 마스킹용 레지스트층(30)을 사용하여 트렌치(31)가 에칭된 후, - 도 8에 따른 방법 변형예의 경우와 같이 - 상기 트렌치에 확산 차단층(32)이 증착된다. 이어서 방향선택성 스퍼터링(파선의 화살표(L, R)로 도시된 것처럼)을 통해 트렌치 에지로 돌출부(33)가 제공된다. 이는 예컨대 SiO2와 같은 절연체의 스퍼터링을 통해 효과적으로 이루어진다. 이어서 도체의 재료(34)가 투입되고, 이 때 상기 돌출부들(33) 사이에 남겨지는 홈의 상부면은, 도체 상부면에 리세스 또는 공동(35)이 형성된다는 것이 반영된 것이다. 이어서 상기 리세스 또는 공동(35)이 다시 예컨대 레지스트와 같은 비도전 재료(36)로 채워진다(도 9E 참조). 그런 다음 상기 구조물 위에도 추가의 관련 층 및 구조물이 디포짓된다.
도 10은 마지막 방법 변형예를 나타낸다. 상기 방법 변형예에서는 상부면 구조물 내에서 특수하게 형성되는 측면을 갖는 도체가 만들어진다. 단계 10A에서 먼저 레지스트층(37)을 사용하여 기판(7) 내에 트렌치(38)가 에칭된 후, 확산 차단층(39)이 디포짓된다. 이어서 상기 트렌치(38) 내에 도체 재료로 이루어진 제 1 층(40)이 삽입된다. 상기 층 위로(도 10B 참조) 방향선택성 스퍼터링(파선으로 된 화살표(L, R) 참조)을 통해 세로 에지 영역에 다시 2 개의 돌출부(41)가 제공된다. 이어서(단계 10 C 참조) 나머지 트렌치가 채워짐에 따라 전체적으로 하나의 도체가 생성되고, 상기 도체의 측벽에는 리세스 또는 공동이 제공된다. 상기 측벽의 반대편으로는 전류가 통하는 도체의 자계의 영향을 받는 추가 부품, 예컨대 홀-센서가 배치될 수 있다. 상기 자계는 각 측면(42)의 표면을 패턴화함으로써 기술한 바와 같이 영향을 받고 "변형"될 수 있다.
본 발명이 도시된 실시예들에만 제한된 것은 아니다. 본 발명의 목적 내에서 하나 또는 2 개의 도체가 패턴화되는 것을 가능하게 하는 다른 방법 변형예들도 사용될 수 있다.
본 발명을 통해 균일한 자계의 발생을 가능하게 하는 회로 장치를 제공하는 것이 보증된다.

Claims (48)

  1. 전류가 흐르는 상태에서 회로 장치의 적어도 하나의 추가 부품에 작용하는 자계를 발생시키는 적어도 하나의 도체를 포함하는 집적 회로 장치에 있어서,
    발생 가능한 자계의 영향을 위해, 상기 도체(2, 3, 16)는 횡단면으로 볼 때 상기 부품 쪽을 향하는 측면에 적어도 하나의 리세스(17) 또는 공동 또는 도전율이 더 낮은 영역(22)을 갖는 것을 특징으로 하는 집적 회로 장치.
  2. 제 1항에 있어서,
    하나의 도체(2, 3, 16) 및 상기 도체에 인접한 추가 부품이 제공되는 것을 특징으로 하는 집적 회로 장치.
  3. 제 1항에 있어서,
    2 개의 평면에 놓인, 직각으로 교차되는 다수의 도체들(2, 3)이 제공되고, 상기 도체들 사이의 각각 하나의 교차점(4)에 추가 부품(6)이 수용되는 것을 특징으로 하는 집적 회로 장치.
  4. 제 3항에 있어서,
    하나의 교차점(4)에서 교차되는 도체(2, 3) 중 단 하나만 리세스(17) 또는 공동 또는 도전율이 더 낮은 영역(22)을 갖는 것을 특징으로 하는 집적 회로 장치.
  5. 제 3항에 있어서,
    하나의 교차점(4)에서 교차되는 2 개의 도체(2, 3) 모두 리세스(17) 또는 공동 또는 도전율이 더 낮은 영역(22)을 갖는 것을 특징으로 하는 집적 회로 장치.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서,
    상기 리세스(17) 또는 공동 또는 두께가 감소된 도체의, 도전율이 더 낮은 영역이 도체(2, 3) 길이의 중요 부분에 걸쳐서 연장되거나, 또는 상기 하나의 도체 또는 2 개의 도체 모두(2, 3)에서의 교차점(4)의 영역에 점 형태로 제공되는 것을 특징으로 하는 집적 회로 장치.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 리세스(17) 또는 공동이 직사각형 횡단면을 갖는 것을 특징으로 하는 집적 회로 장치.
  8. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 리세스(17) 또는 공동이 오목한 횡단면을 갖는 것을 특징으로 하는 집적 회로 장치.
  9. 제 7항 또는 8항에 있어서,
    상기 리세스(17) 또는 공동이 비도전 재료(18)로 채워지는 것을 특징으로 하는 집적 회로 장치.
  10. 제 9항에 있어서,
    상기 재료(18)가 레지스트 또는 비도전 금속, 특히 탄탈의 하이 임피던스상 또는 인공 반강자성체의 자기 안정화를 위한 천연 반강자성체인 것을 특징으로 하는 집적 회로 장치.
  11. 제 1항 내지 10항 중 어느 한 항에 있어서,
    상기 영역(22)은 이온 충격 또는 확산에 의해 그 도전율이 낮아지는 것을 특징으로 하는 집적 회로 장치.
  12. 제 1항 내지 11항 중 어느 한 항에 있어서,
    상기 리세스(17) 또는 공동의 영역 내지는 도전율이 더 낮은 영역(22)이 도체(2, 3)의 폭에 있어서 상기 도체의 중심 또는 편심에 제공되는 것을 특징으로 하는 집적 회로 장치.
  13. 제 1항 내지 12항 중 어느 한 항에 있어서,
    도체 두께의 감소를 위해 상기 도체의 반대편 에지측에 리세스 또는 공동 또는 도전율이 더 낮은 영역이 제공되고, 이들은 그 반대편에 놓인 장치 또는 공동또는 영역과 관련하여 변위 배치되는 것을 특징으로 하는 집적 회로 장치.
  14. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성된 후,
    - 비도전 재료로 된 층이 후속하여 형성될 도체의 위치에 상응하게 형성되는 단계,
    - 상기 재료층의 두께 및/또는 폭이 감소되는 단계,
    - 상기 재료층을 덮는 도체가 제공되는 단계가 수행되는 방법.
  15. 제 14항에 있어서,
    축소되기 전에 노광 및 현상되는 레지스트가 재료로서 사용되는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    상기 레지스트가 축소를 위해 소각되는 것을 특징으로 하는 방법.
  17. 제 14항에 있어서,
    상기 재료로서 비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 사용되는 것을 특징으로 하는 방법.
  18. 제 17항에 있어서,
    상기 비도전 금속 또는 반강자성체가 축소를 위해 에칭되는 것을 특징으로 하는 방법.
  19. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
    - 전류가 흐를 때 자계를 형성하는데 중요한 도체 두께를 줄이기 위해 도체의 노출 측면에 도전율이 더 낮은 영역을 형성하는 단계,
    - 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  20. 제 19항에 있어서,
    상기 도전율이 더 낮은 영역은 도체의 이온 충격에 의해 형성되는 것을 특징으로 하는 방법.
  21. 제 19항에 있어서,
    상기 도전율이 더 낮은 영역은 도전율을 낮추게 하는 적어도 하나의 성분이 상기 도체 내로 확산됨으로써 형성되는 것을 특징으로 하는 방법.
  22. 제 19항 내지 21항 중 어느 한 항에 있어서,
    상기 변형 가능한 층이 형성된 후 상기 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  23. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
    - 전류가 흐를 때 자계를 형성하는데 중요한 도체 두께를 줄이기 위해 도체의 노출 측면에 리세스 또는 공동을 형성하는 단계,
    - 상기 리세스 또는 공동 내로 비도전 재료를 삽입하는 단계,
    - 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  24. 제 23항에 있어서,
    상기 리세스 또는 공동이 스퍼터링 공정에서 형성되는 것을 특징으로 하는 방법.
  25. 제 23항 또는 24항에 있어서,
    제공된 후 노광 및 현상되는 레지스트가 재료로서 사용되는 것을 특징으로 하는 방법.
  26. 제 23항 또는 24항에 있어서,
    비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 재료로서 사용되는 것을 특징으로 하는 방법.
  27. 제 23항 내지 26항 중 어느 한 항에 있어서,
    상기 변형 가능한 층이 형성된 후, 상기 변형 가능한 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  28. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 위에 하나 또는 다수의 도체를 형성하는 단계,
    - 도체 위에 비도전 재료로 된 층을 형성하는 단계,
    - 상기 재료층의 두께 및/또는 폭을 줄이는 단계,
    - 전류가 흐를 때 자계를 형성하기 위해 감소된 적절한 도체 두께를 갖는 도체를 형성하기 위해, 남겨진 재료층의 측면을 둘러싸는 도체의 추가 섹션을 형성하는 단계,
    - 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  29. 제 28항에 있어서,
    축소되기 전에 노광 및 현상되는 레지스트가 재료로서 사용되는 것을 특징으로 하는 방법.
  30. 제 29항에 있어서,
    축소를 위해 레지스트가 소각되는 것을 특징으로 하는 방법.
  31. 제 28항에 있어서,
    비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 재료로서 사용되는 것을 특징으로 하는 방법.
  32. 제 31항에 있어서,
    상기 비도전 금속 또는 반강자성체가 축소를 위해 에칭되는 것을 특징으로 하는 방법.
  33. 제 28항 내지 32항 중 어느 한 항에 있어서,
    상기 변형 가능한 층이 형성된 후, 상기 변형 가능한 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  34. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 내에 하나의 트렌치를 형성하는 단계,
    - 상기 제 1 트렌치의 바닥에 더 작은 추가 트렌치를 형성하는 단계,
    - 상기 트렌치들 내에 확산 차단층을 제공하는 단계,
    - 상기 트렌치들을 도체의 재료로 채움으로써, 상부면에 상기 추가 트렌치의 부산물로서 리세스 또는 공동이 형성되는 단계,
    - 상기 도체의 상부면에 형성된 리세스 또는 공동 내로 비도전 재료를 삽입하는 단계,
    - 그에 따라 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  35. 제 34항에 있어서,
    비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 재료로서 사용되는 것을 특징으로 하는 방법.
  36. 제 34항 또는 35항에 있어서,
    상기 변형 가능한 층이 형성된 후, 상기 변형 가능한 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  37. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 내에 하나의 트렌치를 형성하는 단계,
    - 상기 제 1 트렌치의 바닥에 더 작은 추가 트렌치를 형성하는 단계,
    - 상기 트렌치들 내에 확산 차단층을 제공하는 단계,
    - 상기 트렌치들을 도체의 재료로 채움으로써 도체의 평탄한 표면이 얻어지는 단계,
    - 상기 도체의 표면에 리세스 또는 공동 또는 도전율이 낮은 영역을 형성하는 단계,
    - 경우에 따라 상기 리세스 또는 공동 내로 비도전 재료를 삽입하는 단계,
    - 그에 따라 상기 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  38. 제 37항에 있어서,
    상기 리세스 또는 공동이 스퍼터링 공정에서 형성되는 것을 특징으로 하는방법.
  39. 제 38항에 있어서,
    레지스트, 비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 재료로서 사용되는 것을 특징으로 하는 방법.
  40. 제 37항에 있어서,
    상기 도전율이 더 낮은 영역은 도체의 이온 충격에 의해 또는 상기 도전율을 저하시키는 적어도 하나의 성분이 도체 내로 확산됨으로써 형성되는 것을 특징으로 하는 방법.
  41. 제 37항 내지 40항 중 어느 한 항에 있어서,
    상기 변형 가능한 층이 형성된 후, 상기 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  42. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 내에 하나의 트렌치를 형성하는 단계,
    - 상기 트렌치 내에 확산 차단층을 제공하는 단계,
    - 상기 트렌치 에지에 비도전 돌출부를 형성시켜, 상기 돌출부 사이에 홈이 남게 되는 단계.
    - 도체의 상부면에는 상기 돌출부 사이에 형성된 홈의 부산물로서 리세스 또는 공동이 형성되도록, 또는 평탄한 도체 표면이 제공되도록 상기 트렌치를 도체의 재료로 채우는 단계,
    - 평탄한 도체 표면이 제공되면, 상기 도체 표면에 리세스 또는 공동을 형성하는 단계,
    - 상기 도체의 표면에 형성된 리세스 또는 공동 내로 비도전 재료를 삽입하는 단계,
    - 그에 따라 상기 도체 위에 변형 가능한 층이 형성되는 단계가 수행되는 방법.
  43. 제 42항에 있어서,
    상기 돌출부는 절연체, 특히 SiO2또는 Si3N4의 스퍼터링에 의해 형성되는 것을 특징으로 하는 단계.
  44. 제 43항에 있어서,
    상기 리세스는 스퍼터링 공정에서 상기 평탄한 도체 표면에 형성되는 것을특징으로 하는 방법.
  45. 제 42항 내지 44항 중 어느 한 항에 있어서,
    레지스트, 비도전 금속, 특히 탄탈의 비도전상 또는 비도전 천연 반강자성체가 재료로서 사용되는 것을 특징으로 하는 방법.
  46. 제 42항 내지 45항 중 어느 한 항에 있어서,
    상기 변형 가능한 층이 형성된 후, 상기 층 위에 놓인 하나 또는 다수의 추가 도체가 제 14항 내지 18항 중 어느 한 항에 따른 방법으로 형성되는 것을 특징으로 하는 방법.
  47. 하나의 평면에 놓인 하나 또는 다수의 도체를 포함하는 집적 메모리의 제조 방법으로서, 자계에 의해 영향을 받을 수 있는 층의 형태로 추가 부품이 형성되기 전에,
    - 기판 내에 하나의 트렌치를 형성하는 단계,
    - 상기 트렌치 내에 확산 차단층을 제공하는 단계,
    - 상기 도체의 제 1 재료층을 형성하는 단계,
    - 상기 제 1 층의 반대편 에지에 비도전 돌출부를 형성함으로써, 상기 돌출부 사이에 홈이 남겨지는 단계,
    - 남은 트렌치를 도체의 재료로 채움으로써 상부면에 평탄한 도체 표면이 남겨지는 단계가 수행되는 방법.
  48. 상기 돌출부는 절연체, 특히 SiO2또는 Si3N4의 스퍼터링에 의해 형성되는 것을 특징으로 하는 단계.
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