KR20020018822A - 반도체 장치의 콘택홀 형성 방법 - Google Patents

반도체 장치의 콘택홀 형성 방법 Download PDF

Info

Publication number
KR20020018822A
KR20020018822A KR1020000052109A KR20000052109A KR20020018822A KR 20020018822 A KR20020018822 A KR 20020018822A KR 1020000052109 A KR1020000052109 A KR 1020000052109A KR 20000052109 A KR20000052109 A KR 20000052109A KR 20020018822 A KR20020018822 A KR 20020018822A
Authority
KR
South Korea
Prior art keywords
film
contact hole
interlayer insulating
insulating film
semiconductor substrate
Prior art date
Application number
KR1020000052109A
Other languages
English (en)
Inventor
곽병호
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000052109A priority Critical patent/KR20020018822A/ko
Publication of KR20020018822A publication Critical patent/KR20020018822A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

콘택 플러그가 하부 도전막으로부터 분리되는 것을 방지할 수 있는 콘택홀 형성 방법을 개시한다. 반도체 기판 상에 다층 구조의 층간절연막을 형성한다. 층간절연막을 패터닝하여 오프닝을 형성하고, 오프닝의 내측벽을 이루는 층간절연막을 추가로 등방성 식각하여 요철이 형성된 내측벽을 갖는 변형된 오프닝을 형성한다. 그러면, 오프닝의 내부를 채우는 도전막이 반도체 기판으로부터 분리되는 것을 방지할 수 있다.

Description

반도체 장치의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 반도체 기판으로부터 콘택 플러그가 분리되는 것을 방지할 수 있는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
반도체 소자의 미세화에 따라 콘택홀의 크기는 더욱 감소하고 있다. 이에 따라 콘택홀의 내부에 도전막을 완전히 충진시키는 것이 어려워지고 있으며, 아울러 패키지(package) 공정 등과 같은 후속 공정에서 스트레스가 가해져 콘택홀 내부의 도전막이 하부 도전막과 분리되는 현상이 발생하고 있다.
이하, 도 1을 참조하여 종래 기술의 문제점을 설명한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1a 및 도 1b를 참조하면, 하부 배선층(도면에 미도시)이 형성된 반도체 기판(10) 상에 층간절연막(12)을 형성한다. 층간절연막(12) 상에 포토레지스트막을 형성한 후 패터닝하여 콘택홀을 정의하는 포토레지스트 패턴(15)을 형성한다.
도 1c 및 도 1d를 참조하면, 포토레지스트 패턴(15)을 식각마스크로 사용하여 층간절연막(12)을 식각하여 반도체 기판(100)의 소정 영역, 예를 들어 하부 배선층을 노출시키는 콘택홀(17)을 형성한다. 콘택홀(17)이 형성된 결과물 전면에 콘택홀을 채우는 도전막(20)을 형성한다. 도전막(20)을 패터닝하여 콘택홀(17)을 채우는 콘택 플러그 및 콘택 플러그를 덮는 금속 배선(도면에 미도시)을 형성한다.
이와 같은 방법으로 콘택 플러그를 형성하는 경우, 후속 공정으로 진행되는 패키지 및 테스트 공정 등에서 기계적 또는 열적 스트레스가 가해지면 콘택 플러그가 반도체 기판과 분리되는 현상이 발생한다. 그러면, 콘택 저항이 증가하여 소자의 전기적인 특성을 저하시키고, 이는 소자의 불량을 유발시키는 원인이 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 하부 도전막과콘택 플러그와의 계면에서 콘택 플러그가 하부 도전막으로부터 분리되는 것을 방지할 수 있는 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 층간절연막
15, 105 : 포토레지스트 패턴 17, 107 : 콘택홀
107a : 변형된 콘택홀 20, 110 : 도전막
(구성)
상술한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 다층 구조의 층간절연막을 형성한다. 층간절연막을 패터닝하여 반도체 기판의 소정 영역을 노출시키는 오프닝을 형성한다. 오프닝이 형성된 결과물의 층간절연막을 추가로 등방성 식각하여 요철이 형성된 내측벽을 갖는 변형된 오프닝을 형성한다.
상기 층간절연막은 동일한 막들이 적층된 다층 구조로 형성하거나 식각율이 다른 두 막이 교대로 적층된 다층 구조로 형성하는 것이 바람직하다.
또한, 상기 층간절연막은 HTO(high temperature oxide)막, MTO(medium temperature oxide)막, BPSG(borophosphosilicate glass)막 및 플라즈마 산화막 중 어느 하나로 형성하는 것이 바람직하다.
(실시예)
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 하부 도전 구조물(도면에 미도시)이 형성된 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 하부 도전 구조물은 예를 들어, 트랜지스터를 형성하기 위한 게이트 패턴 및 소오스/드레인 영역으로 구성된다. 본 발명의 특징인 층간절연막(102)은 단일막으로 형성하는 종래 기술과는 달리 적어도 두층 이상의 막들이 적층된 다층 구조로 형성한다. 층간절연막(102)은 HTO(high temperature oxide), MTO(medium temperature oxide), 플라즈마 산화막(plasma enhanced oxide) 및 BPSG(borophosphosilicate oxide)막 중 어느 하나로 형성한다.
층간절연막(102)은 예를 들어, 동일한 막들이 적층된 다층 구조로 형성한다. 구체적으로, 10000 Å의 두께를 갖는 층간절연막(102)을 형성하는 경우, 복수개의 공정 모듈(module)을 갖는 연속적인 타입의 화학 기상 증착 장비를 사용하여 각 모듈 내에서 2000 Å 정도의 절연막을 증착하는 단계를 연속적으로 실시한다. 그러면, 5회의 증착 단계를 통하여 형성된 절연막들(102a,102b,102c,102d,102e)이 적층된 층간절연막(102)이 형성되고, 각 층간에는 막 내부와는 다른 특성을 갖는 계면이 형성된다. 이는 증착 공정이 시작되는 초기에는 공정 모듈 내로 주입되는 공정 기체의 양이 불안정하기 때문이다. 따라서, 각 층간의 계면에는 기체의 주입량이 안정화된 후에 증착된 막에 비해 무른 막이 형성된다.
또한, 층간절연막(102)은 식각율이 다른 막들을 적층시킨 다층 구조로 형성할 수도 있다. 예를 들어, BPSG막을 사용하여 층간절연막(102)을 형성하는 경우, 증착 단계별로 공정 기체의 주입량을 조절하여 붕소 또는 인 등의 불순물 함량이 다른 BPSG막들(102a,102b,102c,102d,102e)을 적층시킬 수 있다. 바람직하게는 식각율이 높은 절연막과 식각율이 낮은 절연막이 교대로 적층되도록 한다.
도 2b 및 도 2c를 참조하면, 층간절연막(102) 상에 포토레지스트막을 형성한다. 콘택홀 형성용 마스크를 사용하여 포토레지스트막을 패터닝하여 콘택홀을 정의하는 포토레지스트 패턴(105)을 형성한다. 포토레지스트 패턴(105)을 식각마스크로 사용하여 반도체 기판(100)의 소정 영역, 예를 들어 하부 도전 구조물이 노출되도록 층간절연막(102)을 건식 식각하여 콘택홀(107)을 형성한다. 이후, 포토레지스트 패턴(105)을 산소 플라즈마 애싱(ashing) 공정에 의해 제거한다.
도 2d를 참조하면, 콘택홀(107)이 형성된 결과물의 층간절연막(102)을 추가로 등방성 식각한다. 그러면, 동일한 막들이 적층된 경우에는, 각 층간에 형성된 계면과 다른 부위와의 식각율의 차이에 의해 요철이 형성된 내측벽을 갖는 변형된 콘택홀(107a)이 형성된다. 즉, 계면 부위의 식각율이 높으므로, 각 층간의 계면 부위에 그루브(groove)가 형성된다. 또한, 식각율이 다른 막들이 적층된 경우에는 각 막들의 식각율의 차이에 의해 콘택홀(107) 내측벽에 요철 형태의 프로파일이 형성된다. 이때, 등방성 식각 공정은 습식 식각 또는 건식 식각을 사용하여 진행한다.
도 2e를 참조하면, 변형된 콘택홀(107a)이 형성된 반도체 기판(100)의 전면에 콘택홀(107)을 채우는 도전막(110)을 형성한다. 도전막은 예를 들어, 알루미늄막 또는 텅스텐막으로 형성한다. 도전막(110)을 패터닝하여 변형된 콘택홀(107a)을 채우는 콘택 플러그 및 콘택 플러그를 덮는 금속 배선(도면에 미도시)을 형성한다.
이와 같은 방법에 의하면, 요철 형태의 내측벽을 갖는 변형된 콘택홀(107a)의 내부에 도전막(110)이 형성된다. 도전막(110)이 콘택홀(107a) 내측벽의 요철 부위를 채우게 되므로, 종래에 비해 콘택홀(107a) 내측벽과 도전막(110) 간의 측면 접착력이 향상된다. 즉, 변형된 콘택홀(107a)의 내측벽이 반도체 기판(100)으로부터 도전막(110)이 분리되는 것을 방지하는 지지대의 역할을 하게 된다. 따라서, 후속 공정에 의해 스트레스가 가해지는 경우에도, 콘택 플러그를 형성하는 도전막(110)이 반도체 기판(100)과 분리되지 않게 된다.
본 발명은 다층 구조의 층간절연막을 형성하여 요철 형태의 내측벽을 갖는 콘택홀을 형성함으로써, 콘택홀 내부에 형성되는 도전막이 하부 도전막으로부터 분리되는 것을 방지할 수 있다. 이에 따라, 소자의 전기적인 특성을 향상시키고 소자의 신뢰성을 증진시키는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 다층 구조의 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 오프닝을 형성하는 단계; 및
    상기 오프닝이 형성된 결과물의 상기 층간절연막을 추가로 등방성 식각하여 요철이 형성된 내측벽을 갖는 변형된 오프닝을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 동일한 막들이 적층된 다층 구조인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 층간절연막은 식각율이 다른 두 막이 교대로 적층된 다층 구조인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 HTO(high temperature oxide)막, MTO(medium temperature oxide)막, BPSG(borophosphosilicate glass)막 및 플라즈마 산화막 중 어느 하나로형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 등방성 식각은 습식 식각 또는 건식 식각을 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
KR1020000052109A 2000-09-04 2000-09-04 반도체 장치의 콘택홀 형성 방법 KR20020018822A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000052109A KR20020018822A (ko) 2000-09-04 2000-09-04 반도체 장치의 콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000052109A KR20020018822A (ko) 2000-09-04 2000-09-04 반도체 장치의 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20020018822A true KR20020018822A (ko) 2002-03-09

Family

ID=19687197

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000052109A KR20020018822A (ko) 2000-09-04 2000-09-04 반도체 장치의 콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20020018822A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914978B1 (ko) * 2007-09-10 2009-09-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914978B1 (ko) * 2007-09-10 2009-09-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법

Similar Documents

Publication Publication Date Title
EP0348046A2 (en) Method of producing a semiconductor device
KR950012918B1 (ko) 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법
KR20050071035A (ko) 반도체 장치의 캐패시터 및 그의 제조 방법
KR100323719B1 (ko) 반도체소자의 금속배선 및 그 제조방법
KR20020018822A (ko) 반도체 장치의 콘택홀 형성 방법
US6391745B1 (en) Method for forming overlay verniers for semiconductor devices
KR100382438B1 (ko) 콘택트 구조의 제조 방법
KR20020096381A (ko) 반도체소자의 콘택플러그 형성방법
KR0120568B1 (ko) 반도체 소자의 접속장치 및 그 제조방법
KR100340861B1 (ko) 반도체 소자의 콘택 홀 형성 방법
US6599825B2 (en) Method for forming wiring in semiconductor device
KR100772706B1 (ko) 반도체 소자의 콘택홀 제조 방법
KR100408683B1 (ko) 반도체 소자의 콘택 형성방법
KR100780616B1 (ko) 반도체 소자의 제조 방법
KR100582372B1 (ko) 대머신 타입 금속배선 형성방법
KR100220943B1 (ko) 반도체 소자의 콘택 형성방법 및 그 장치
KR0126102B1 (ko) 반도체 소자의 금속막간 절연 방법
KR100193889B1 (ko) 반도체 소자의 비아홀 형성방법
KR100253326B1 (ko) 반도체소자의 제조방법
JP2574910B2 (ja) 半導体装置の製造方法
KR100315457B1 (ko) 반도체 소자의 제조 방법
KR100268797B1 (ko) 다층 금속배선 형성방법
KR20040045184A (ko) 반도체장치의 콘택홀 형성방법
JPH09129726A (ja) 半導体装置およびその製造方法
KR20050002001A (ko) 측벽 슬로프를 방지할 수 있는 반도체 소자의 콘택홀형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination