KR20020017855A - 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법 - Google Patents

Abstract

본 발명은 하부 배선 형성이 완료된 기판 상에 TEOS와 같이 BPSG막의 리플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착한 다음, 상기 절연막 상에 BPSG막을 증착하고 에치백하여 상대적으로 단차가 낮은 골 부분에만 BPSG막을 잔류시켜 평탄화시키면서 상부배선과 접할 절연막 부분을 노출시키고, 노출된 절연막에 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다. 또한, 상기 BPSG막의 에치백으로 이웃하는 골 부분에 잔류하는 BPSG막이 연결되지 않도록 하여 열처리 과정에서 발생하는 BPSG막의 리플로우를 보다 효과적으로 방지하는데 그 다른 특징이 있다.

Description

비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 소자 제조 방법{device formation method for preventing pattern shift caused by BPSG reflow}

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.

BPSG막(borophosphosilicate glass)은 산화막의 증착시에 B₂H₆, PH₃등과 같이 B 또는 P를 함유하는 반응물이 첨가되어 증착된 SiO₂-B₂O₃-P₂O₅혼합 산화막을 말한다. SiO₂에 B₂O₃나 P₂O₅가 첨가되면 유리(glass)의 융해(fusion) 온도가 낮아지기 때문에 900 ℃ 부근의 온도에서 리플로우(reflow) 처리를 해주면 BPSG막의 표면 에너지에 의해서 점성 유동(viscous flow)이 일어나 산화막의 평탄도를 향상시키게 된다. BPSG막 내의 B나 P 농도가 증가할수록 리플로우가 잘 일어난다.

이와 같이 평탄도 특성이 우수한 BPSG막은 ULSI(ultra large scale integration) 소자의 층간절연막으로 이용된다.

한편, 반도체 소자의 집적도가 증가함에 따라 셀(cell)에서의 설계규칙(design rule) 뿐만 아니라 주변회로 상의 설계규칙 또한 많이 감소하게 된다. 이로 인해 1.0 ㎛ 이하(sub-micron)의 수준의 미세 소자에서는 과거에는 문제시 되지 않았던 여러 문제가 발생한다.

그 예로서, 주변회로 영역의 BPSG막 상에 형성된 전도막 배선이 이동하는 것을 들 수 있다. 전술한 바와 같이 점성 유동 특성이 우수한 BPSG막은 그 형성 후실시되는 열처리공정에 의해서도 쉽게 리플로우되어 그 상부에 형성된 전도막 패턴이 이동하게 된다.

즉, 도 1에 보이는 바와 같이 그 상부에 전도막 패턴(14)이 형성된 제1 BPSG막(1st BPSG)은, 후속으로 진행되는 제2 BPSG막(2nd BPSG), 제3 BPSG막(3rd BPSG)의 증착 및 평탄화를 위한 리플로우 과정에서 단차가 큰 국부적인 부분에서 보다 많이 리플로우 되고 그에 따라 그 상부에 있는 전도막 패턴(14)이 이동된다. 이와 같이 이동된 전도막 패턴(14)은 이후 형성된 콘택홀 측벽에 노출되어 텅스텐 플러그(15) 등과 같은 다른 전도막과 단락된다. 도 1에서 미설명 도면부호 'S'는 후속으로 진행되는 열처리 공정에서 제1 BPSG막(1st-BPSG)의 리플로우에 따른 단차 변화를 나타낸다.

상기 전도막 패턴이 실리사이드일 경우 이동은 다음과 같은 원인에 의해서도 발생한다. 실리사이드박막은 약 800 ℃ 온도에서 0.2 % 수축되는 물성적 특성을 갖는데, 열처리 과정에서 제1 BPSG막 상의 실리사이드 전도막 패턴(14)이 응축되고 그에 따른 스트레스(stress)에 의해 이동 정도는 더욱 심해진다.

특히 후속 열처리 과정에서 상대적으로 단차가 큰 국부적인 부분에서 보다 많이 BPSG막의 리플로우가 발생하는데, 그에 따라 저집적도 소자의 주변회로 영역에서는 관찰되지 않았던 전도막 패턴의 이동이 발생한다. 그에 따라 절연되어야 할 연결배선(interconnection line) 간의 연결이 유발되고 소자의 불량이 발생한다.

도 2는 주변회로 영역과 셀영역 각각에 형성된 전도막 패턴의 공정순서에 따른 이동 정도를 비교하여 보이는 그래프로서, 셀 영역에서는 BPSG 리플로우에 의해전도막 패턴의 이동이 발생하지 않는 반면에, 주변회로 영역에서는 공정 진행에 따라 이동 정도가 증가함으로 보이고 있다. BPSG 리플로우에 의한 전도막 패턴의 이동 정도는 단차, 배선 패턴의 밀집도 그리고 열처리 온도에 의존하는데 그 이동 정도는 0.3 ㎛ 이상인 것으로 관찰되고 있다. 더욱이 이러한 불량은 적절한 테스트 패턴이 아직 제공되지 않아 거의 감지되고 못하고 있다.

상기와 같은 문제점을 해결하기 위하여 종래에는 BPSG막 상에 TEOS(tetraethyl ortho silicate) 등과 같이 유동성이 적은 절연막을 형성하는 방법이 제시되었으나, 그와 같은 종래 방법으로는 BPSG 리플로우 따른 전도막 패턴의 이동을 효과적으로 방지할 수 없다.

상기와 같은 문제점을 해결하기 위한 본 발명은 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 소자 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래 반도체 소자 제조 과정에서 BPSG막의 리플로우에 의한 전도막 패턴의 이동을 보이는 공정 단면도,

도 2는 주변회로 영역과 셀영역 각각에 형성된 전도막 패턴의 공정순서에 따른 이동 정도를 비교하여 보이는 그래프,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도,

도 4는 TEOS막과 BPSG막의 두께 변화에 따른 상부 전도막 패턴의 이동도 변화를 나타내는 그래프.

*도면의 주요부분에 대한 도면 부호의 설명*

31: 하부 전도막 패턴 32: TEOS막

33: 제1 BPSG막 34: 상부 전도막 패턴

35: 제2 BPSG막

상기와 같은 목적을 달성하기 위한 본 발명은 하부구조 형성이 완료된 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계; 상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계; 전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및 상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계를 포함하는 미세 소자 제조 방법을 제공한다.

셀 영역과 주변회로 영역을 구비하는 반도체 소자 제조 방법에 있어서, 하부구조 형성이 완료된 반도체 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계; 상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계; 전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및 상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명은 하부 배선 형성이 완료된 기판 상에 TEOS와 같이 BPSG막의 플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착한 다음, 상기 절연막 상에 BPSG막을 증착하고 에치백하여 상대적으로 단차가 낮은 골 부분에만 BPSG막을 잔류시켜 평탄화시키면서 상부배선과 접할 절연막 부분을 노출시키고, 노출된 절연막에 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다. 또한, 상기 BPSG막의 에치백으로 이웃하는 골 부분에 잔류하는 BPSG막이 연결되지 않도록 하여 열처리 과정에서 발생하는 BPSG막의 리플로우를 보다 효과적으로 방지하는데 그 다른 특징이 있다.

이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 상세하게 설명한다.

먼저 도 3a에 도시한 바와 같이, 트랜지스터의 게이트 전극 등과 같은 하부 전도막 패턴(31) 형성이 완료된 반도체 기판(30) 상에 층간절연을 위해 3000 Å 내지 10000 Å 두께의 TEOS막(32)을 형성하고, 평탄화를 위해 전체 구조 상에 1000 Å 내지 3000 Å 두께의 제1 BPSG막(33)을 형성한다.

상기 TEOS막(31)은 O₃계 TEOS막으로 형성할 수도 있다. 증착 장비는 PECVD(plasma enhanced chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition)를 이용한다. 상기 제1 BPSG막(33)은 PSG(phospho silicate glass), BSG(boro silicate glass) 등으로 형성할 수도 있다. 한편, 제1 BPSG막(33) 형성 과정은 BPSG막 증착 및 플로우(flow) 과정을 포함한다.

다음으로 도 3b에 보이는 바와 같이, 플라즈마 식각 또는 화학기계적 연마(chemical mechanical polishing) 방법으로 제1 BPSG(33)을 제거하여 상대적으로 단차가 낮은 골 부분에 제1 BPSG막(33)을 잔류시키면서 상부 전도막 패턴과 접할 TEOS막(32)을 노출시킨다. 이때, 이웃하는 골 부분의 BPSG막(33)이 서로 연결되지 않도록 BPSG막(33)을 제거한다. 상기 골 부분은 셀영역과 주변회로 영역을 구비하는 반도체 메모리 소자의 주변회로 영역에 위치한다.

이어서 도 3c에 도시한 바와 같이, 노출된 TEOS막(32)막 상에 상부 전도막 패턴(34)을 형성한다. 상기 상부 전도막 패턴(34)은 폴리실리콘, 폴리사이드, 알루미늄 및 코발트 실리사이드, 크롬 실리사이드, 텅스텐 실리사이드, 타이타늄 실리사이드, 니켈 실리사이드 등과 같은 다양한 실리사이드로 형성한다. 상기 전도막 패턴(34)은 주변회로 영역에 형성되는 접지전원 배선일 수도 있다.

다음으로 도 3d에 보이는 바와 같이 전체 구조 상에 층간절연 및 평탄화를 위한 제2 BPSG막(35)을 형성하고, 제2 BPSG막(35), 제1 BPSG막(33) 및 TEOS막(32)을 선택적으로 식각하여 반도체 기판(30)을 노출시키는 콘택홀을 형성한 다음, 콘택홀 내에 플러그(36)를 형성하는 등 이후의 후속 공정을 진행한다. 상기 후속 공정에는 제3 BPSG, 제4 BPSG 형성 공정 등과 같은 다수의 열처리 과정이 포함된다.

전술한 본 발명의 실시 예에서 상기 제1 BPSG막(33) 및 제2 BPSG막(34) 각각의 불순물 도핑 농도는 10 %를 넘지 않도록 한다.

도 4는 TEOS막(32)과 BPSG막(33)의 두께 변화에 따른 상부 전도막 패턴(34)의 이동도 변화를 나타내는 그래프로서, TEOS막(32)의 두께가 증가할수록 상부배선(34)의 이동도가 감소하는 것을 보이고 있다. 또한, 도 4와 같은 결과로부터 TEOS막을 LPCVD로 형성한 경우(A)와 PECVD로 형성한 경우(B) 이동도 변화는 거의 동일함을 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 BPSG막 보다 상대적으로 유동성이 낮은 TEOS막 상에 배선을 형성함으로써, 이후 실시되는 열처리 과정에서 발생하는 BPSG막의 유동에 의한 배선의 이동을 효과적으로 방지할 수 있다.

Claims (11)

1. 미세 소자 제조 방법에 있어서,

   하부구조 형성이 완료된 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계;

   상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계;

   전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및

   상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계

   를 포함하는 미세 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 BPSG막의 리플로우 온도는 700 ℃ 내지 1000 ℃인 것을 특징으로 하는 미세 소자 제조 방법.
3. 제 1 항에 있어서,

   상기 제4 단계 후,

   상기 제4 단계가 완료된 전체 구조 상에 제2 BPSG막을 증착 및 리플로우하는 제5 단계를 더 포함하는 것을 특징으로 하는 미세 소자 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 절연막은 TEOS막 또는 O₃계 TEOS막인 것을 특징으로 하는 미세 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 제3 단계에서,

   이웃하는 골 내에 잔류하는 상기 제1 BPSG막이 서로 연결되지 않도록 상기 제1 BPSG막을 제거하는 것을 특징으로 하는 미세 소자 제조 방법.
6. 셀 영역과 주변회로 영역을 구비하는 반도체 소자 제조 방법에 있어서,

   하부구조 형성이 완료된 반도체 기판 상에 BPSG막의 리플로우 온도에서 유동하지 않는 물질로 층간절연을 위한 절연막을 형성하는 제1 단계;

   상기 절연막 상에 평탄화를 위한 제1 BPSG막을 증착 및 리플로우하는 제2 단계;

   전도막 패턴과 접할 상기 절연막 부분을 노출시키기 위해 상기 제1 BPSG막을 제거하면서 상대적으로 단차가 낮은 골 부분에 상기 제1 BPSG막을 잔류시키는 제3 단계; 및

   상기 제3 단계에서 노출된 상기 절연막 상에 전도막 패턴을 형성하는 제4 단계

   를 포함하는 반도체 소자 제조 방법.
7. 제 6 항에 있어서,

   상기 BPSG막의 리플로우 온도는 700 ℃ 내지 1000 ℃인 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 6 항에 있어서,

   상기 골은 상기 주변회로 영역에 위치하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제 6 항에 있어서,

   상기 제4 단계 후,

   상기 제4 단계가 완료된 전체 구조 상에 제2 BPSG막을 증착 및 리플로우하는 제5 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 절연막은 TEOS막 또는 O₃계 TEOS막인 것을 특징으로 하는 반도체 소자 제조 방법.
11. 제 10 항에 있어서,

    상기 제3 단계에서,

    이웃하는 골 내에 잔류하는 상기 제1 BPSG막이 서로 연결되지 않도록 상기 제1 BPSG막을 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.