JPH10189576A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189576A JPH10189576A JP34784896A JP34784896A JPH10189576A JP H10189576 A JPH10189576 A JP H10189576A JP 34784896 A JP34784896 A JP 34784896A JP 34784896 A JP34784896 A JP 34784896A JP H10189576 A JPH10189576 A JP H10189576A
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Abstract
(57)【要約】
【課題】 絶縁膜に含まれる不純物が、絶縁膜形成後の
熱処理での温度により、ガラス転移して絶縁膜内で結晶
核、及び結晶体となるのを防止し、コンタクト不良を発
生することのない半導体装置の製造方法を提供するこ
と。 【解決手段】 シリコン基板上に不純物を含む絶縁膜を
形成した後、不純物がガラス転移して結晶核となるガラ
ス転移温度以上の温度を用いた熱処理を１回以上行う場
合、結晶核の形成速度が最大となる温度よりも４０℃以
上低い温度、または４０℃以上高い温度を用いて上記の
熱処理を行う。
熱処理での温度により、ガラス転移して絶縁膜内で結晶
核、及び結晶体となるのを防止し、コンタクト不良を発
生することのない半導体装置の製造方法を提供するこ
と。 【解決手段】 シリコン基板上に不純物を含む絶縁膜を
形成した後、不純物がガラス転移して結晶核となるガラ
ス転移温度以上の温度を用いた熱処理を１回以上行う場
合、結晶核の形成速度が最大となる温度よりも４０℃以
上低い温度、または４０℃以上高い温度を用いて上記の
熱処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩチップなど
に使用される半導体装置の製造方法の改善に関する。
に使用される半導体装置の製造方法の改善に関する。
【０００２】
【従来の技術】図５は、従来の半導体装置の製造方法を
示す製造工程順の断面図である。図５の（ａ）に示すよ
うに、シリコン基板２１上には、２本の第１の配線２２
がＬＰＣＶＤ法（減圧化学蒸着法）により形成されてい
る。また、第１の保護膜２３が、ＬＰＣＶＤ法によりシ
リコン基板２１と第１の配線２２上に形成され、さらに
絶縁膜である第１のＢＰＳＧ（Borophosphosilicate Gl
ass）膜２４がＣＶＤ法（化学蒸着法）により第１の保
護膜２３上に形成されている。第１の配線２２は、ポリ
シリコン、あるいはポリサイドなどで形成され、例えば
温度５５０℃、圧力１０６Paの条件により２５０ｎｍに
成膜される。第１の保護膜２３は、ＴＥＯＳ（テトラエ
チルオキシシラン）系の原料ガスを用いて形成されたＳ
ｉＯ2（二酸化珪素）膜であり、例えば温度７００℃、
圧力０.４torrの条件により１００ｎｍに成膜される。
第１のＢＰＳＧ膜２４は、ボロン(Ｂ)の濃度がＢ2Ｏ
3（酸化ボロン）換算で１６mol%程度、リン（Ｐ）の濃
度がＰ2Ｏ5（酸化リン）換算で６mol%程度の不純物を含
んだ酸化膜で形成され、例えば温度４００℃、圧力７６
０torrの条件により６００ｎｍに成膜される。第１のＢ
ＰＳＧ膜２４を成膜した後、第１のアニール処理をＮ2
雰囲気で９００℃以上の温度により行い、第１のＢＰＳ
Ｇ膜２４の凸部分をフローすることによって第１のＢＰ
ＳＧ膜２４の平坦化を行う。
示す製造工程順の断面図である。図５の（ａ）に示すよ
うに、シリコン基板２１上には、２本の第１の配線２２
がＬＰＣＶＤ法（減圧化学蒸着法）により形成されてい
る。また、第１の保護膜２３が、ＬＰＣＶＤ法によりシ
リコン基板２１と第１の配線２２上に形成され、さらに
絶縁膜である第１のＢＰＳＧ（Borophosphosilicate Gl
ass）膜２４がＣＶＤ法（化学蒸着法）により第１の保
護膜２３上に形成されている。第１の配線２２は、ポリ
シリコン、あるいはポリサイドなどで形成され、例えば
温度５５０℃、圧力１０６Paの条件により２５０ｎｍに
成膜される。第１の保護膜２３は、ＴＥＯＳ（テトラエ
チルオキシシラン）系の原料ガスを用いて形成されたＳ
ｉＯ2（二酸化珪素）膜であり、例えば温度７００℃、
圧力０.４torrの条件により１００ｎｍに成膜される。
第１のＢＰＳＧ膜２４は、ボロン(Ｂ)の濃度がＢ2Ｏ
3（酸化ボロン）換算で１６mol%程度、リン（Ｐ）の濃
度がＰ2Ｏ5（酸化リン）換算で６mol%程度の不純物を含
んだ酸化膜で形成され、例えば温度４００℃、圧力７６
０torrの条件により６００ｎｍに成膜される。第１のＢ
ＰＳＧ膜２４を成膜した後、第１のアニール処理をＮ2
雰囲気で９００℃以上の温度により行い、第１のＢＰＳ
Ｇ膜２４の凸部分をフローすることによって第１のＢＰ
ＳＧ膜２４の平坦化を行う。
【０００３】続いて、図５の（ｂ）に示すように、第１
のＢＰＳＧ膜２４上には、２本の第２の配線２５がＬＰ
ＣＶＤ法により形成されている。また、第２の保護膜２
６が、ＬＰＣＶＤ法により第１のＢＰＳＧ膜２４と第２
の配線２５上に形成され、さらに第２のＢＰＳＧ膜２７
がＣＶＤ法により第２の保護膜２６上に形成されてい
る。第２の配線２５、第２の保護膜２６、及び第２のＢ
ＰＳＧ膜２７は、上述の第１の配線２２、第１の保護膜
２３、及び第１のＢＰＳＧ膜２４とそれぞれ同じ条件で
形成され、例えば３００ｎｍ、１００ｎｍ、及び８００
ｎｍにそれぞれ成膜される。また、第２のＢＰＳＧ膜２
７に含まれるボロン、及びリンの濃度は、第１のＢＰＳ
Ｇ膜２４と同じ濃度のものが使用されている。第２のＢ
ＰＳＧ膜２７を成膜した後、第２のアニール処理をＮ2
雰囲気で９００℃以上の温度により行い、第２のＢＰＳ
Ｇ膜２７の凸部分をフローすることによって第２のＢＰ
ＳＧ膜２７の平坦化を行う。
のＢＰＳＧ膜２４上には、２本の第２の配線２５がＬＰ
ＣＶＤ法により形成されている。また、第２の保護膜２
６が、ＬＰＣＶＤ法により第１のＢＰＳＧ膜２４と第２
の配線２５上に形成され、さらに第２のＢＰＳＧ膜２７
がＣＶＤ法により第２の保護膜２６上に形成されてい
る。第２の配線２５、第２の保護膜２６、及び第２のＢ
ＰＳＧ膜２７は、上述の第１の配線２２、第１の保護膜
２３、及び第１のＢＰＳＧ膜２４とそれぞれ同じ条件で
形成され、例えば３００ｎｍ、１００ｎｍ、及び８００
ｎｍにそれぞれ成膜される。また、第２のＢＰＳＧ膜２
７に含まれるボロン、及びリンの濃度は、第１のＢＰＳ
Ｇ膜２４と同じ濃度のものが使用されている。第２のＢ
ＰＳＧ膜２７を成膜した後、第２のアニール処理をＮ2
雰囲気で９００℃以上の温度により行い、第２のＢＰＳ
Ｇ膜２７の凸部分をフローすることによって第２のＢＰ
ＳＧ膜２７の平坦化を行う。
【０００４】次に、図５の（ｃ）において、リソグラフ
ィーとドライエッチングとを行うことにより、２本の第
１の配線２２、及び２本の第２の配線２５の間にコンタ
クト孔２８を開口する。続いて、ウエットエッチングを
行うことによりコンタクト孔２８の底部に生じた自然酸
化膜を除去した後、コンタクト孔２８の周りにバリアメ
タル２９をスパッタリング法を用いて形成する。次に、
コンタクト孔２８を埋め込むために、タングステン膜を
ＣＶＤ法により第２のＢＰＳＧ膜２７、及びバリアメタ
ル２９の表面上に成膜して、さらに異方性エッチングな
どを行うことにより、第２のＢＰＳＧ膜２７上のタング
ステン膜を除去してＷプラグ部３０を形成する。そし
て、外部機器に接続される金属配線３１をスパッタリン
グ法により、バリアメタル２９、及びＷプラグ部３０上
に設けて、半導体装置のコンタクト部を形成する。
ィーとドライエッチングとを行うことにより、２本の第
１の配線２２、及び２本の第２の配線２５の間にコンタ
クト孔２８を開口する。続いて、ウエットエッチングを
行うことによりコンタクト孔２８の底部に生じた自然酸
化膜を除去した後、コンタクト孔２８の周りにバリアメ
タル２９をスパッタリング法を用いて形成する。次に、
コンタクト孔２８を埋め込むために、タングステン膜を
ＣＶＤ法により第２のＢＰＳＧ膜２７、及びバリアメタ
ル２９の表面上に成膜して、さらに異方性エッチングな
どを行うことにより、第２のＢＰＳＧ膜２７上のタング
ステン膜を除去してＷプラグ部３０を形成する。そし
て、外部機器に接続される金属配線３１をスパッタリン
グ法により、バリアメタル２９、及びＷプラグ部３０上
に設けて、半導体装置のコンタクト部を形成する。
【０００５】
【発明が解決しようとする課題】近年、第１、第２の配
線の距離の低減などの半導体装置の微細化に伴い、第
１、第２のアニール処理での温度を８５０℃以下に下げ
て熱履歴（サーマルバジェット）の影響を抑制すること
が要求されている。しかしながら、上記のような従来の
半導体装置の製造方法では、第１、第２のアニール処理
での温度を８５０℃以下にした場合、第１のＢＰＳＧ膜
２４に含まれるボロン、及びリンがガラス転移して、第
１のＢＰＳＧ膜２４内でＢＰＯ4（ボロンフォスフェイ
ト（Boron Phosphate））の結晶核、及び結晶体となる
という問題点があった。このため、コンタクト孔２８に
面する第１のＢＰＳＧ膜２４上にバリアメタル２９を良
好に形成することができない恐れがあった。このことに
より、従来の半導体装置の製造方法では、シリコン基板
２１がタングステン膜の成膜に使用されるＷＦ6ガスに
より浸蝕され、コンタクト不良を発生するという問題点
を生じた。図６を参照して、コンタクト不良の発生のメ
カニズムについて、具体的に説明する。図６は、従来の
半導体装置の製造方法でのコンタクト不良の発生のメカ
ニズムを示す説明図である。第１のＢＰＳＧ膜２４と第
２の配線２５上に第２の保護膜２６を成膜した後では、
ＢＰＯ4の結晶核３２が、図６の（ａ）に示すように、
第１のＢＰＳＧ膜２４内に発生している。この結晶核３
２は、第１のＢＰＳＧ膜２４に含まれるボロン、及びリ
ンが第２の保護膜２６の形成するときの７００℃の温度
により、ガラス転移して生ずるものである。その後、Ｂ
ＰＯ4の結晶核３２は、図６の（ｂ）に示すように、第
２のアニール処理での８５０℃の温度により１０ｎｍ以
上の大きさに成長し、ＢＰＯ4の結晶体３３となる。続
いて、コンタクト孔２８を開口してフッ酸をエッチャン
トとしてウェットエッチングを行う。その後では、ＢＰ
Ｏ4の結晶体３３は、図６の（ｃ）に示すように、エッ
チングされずにコンタクト孔２８に露出する。というの
は、フッ酸によるウェットエッチングでは、第１、第２
のＢＰＳＧ膜２４，２７、及び第１、第２の保護膜２
５，２６はエッチングされるが、ＢＰＯ4の結晶体３３
はフッ酸に浸食されずに第１のＢＰＳＧ膜２４の表面上
に残るからである。バリアメタル２９の成膜はスパッタ
リング法により行われる。それ故、この状態で引き続い
てバリアメタル２９の形成を行うと、コンタクト孔２８
に露出した結晶体３３が、図６の（ｄ）に示すように、
バリアメタル２９の成膜を阻害する。このため、バリア
メタル２９は第１のＢＰＳＧ膜２４上に良好に形成され
ない。その結果、タングステン膜３０’をＣＶＤ法によ
り形成する際に、シリコン基板２１が原料ガスであるＷ
Ｆ6ガスにより浸蝕され、好ましくないタングステン膜
３０’の一部３０”が、図６の（ｅ）に示すように、シ
リコン基板２１内に形成される。このことにより、コン
タクト不良が発生する。
線の距離の低減などの半導体装置の微細化に伴い、第
１、第２のアニール処理での温度を８５０℃以下に下げ
て熱履歴（サーマルバジェット）の影響を抑制すること
が要求されている。しかしながら、上記のような従来の
半導体装置の製造方法では、第１、第２のアニール処理
での温度を８５０℃以下にした場合、第１のＢＰＳＧ膜
２４に含まれるボロン、及びリンがガラス転移して、第
１のＢＰＳＧ膜２４内でＢＰＯ4（ボロンフォスフェイ
ト（Boron Phosphate））の結晶核、及び結晶体となる
という問題点があった。このため、コンタクト孔２８に
面する第１のＢＰＳＧ膜２４上にバリアメタル２９を良
好に形成することができない恐れがあった。このことに
より、従来の半導体装置の製造方法では、シリコン基板
２１がタングステン膜の成膜に使用されるＷＦ6ガスに
より浸蝕され、コンタクト不良を発生するという問題点
を生じた。図６を参照して、コンタクト不良の発生のメ
カニズムについて、具体的に説明する。図６は、従来の
半導体装置の製造方法でのコンタクト不良の発生のメカ
ニズムを示す説明図である。第１のＢＰＳＧ膜２４と第
２の配線２５上に第２の保護膜２６を成膜した後では、
ＢＰＯ4の結晶核３２が、図６の（ａ）に示すように、
第１のＢＰＳＧ膜２４内に発生している。この結晶核３
２は、第１のＢＰＳＧ膜２４に含まれるボロン、及びリ
ンが第２の保護膜２６の形成するときの７００℃の温度
により、ガラス転移して生ずるものである。その後、Ｂ
ＰＯ4の結晶核３２は、図６の（ｂ）に示すように、第
２のアニール処理での８５０℃の温度により１０ｎｍ以
上の大きさに成長し、ＢＰＯ4の結晶体３３となる。続
いて、コンタクト孔２８を開口してフッ酸をエッチャン
トとしてウェットエッチングを行う。その後では、ＢＰ
Ｏ4の結晶体３３は、図６の（ｃ）に示すように、エッ
チングされずにコンタクト孔２８に露出する。というの
は、フッ酸によるウェットエッチングでは、第１、第２
のＢＰＳＧ膜２４，２７、及び第１、第２の保護膜２
５，２６はエッチングされるが、ＢＰＯ4の結晶体３３
はフッ酸に浸食されずに第１のＢＰＳＧ膜２４の表面上
に残るからである。バリアメタル２９の成膜はスパッタ
リング法により行われる。それ故、この状態で引き続い
てバリアメタル２９の形成を行うと、コンタクト孔２８
に露出した結晶体３３が、図６の（ｄ）に示すように、
バリアメタル２９の成膜を阻害する。このため、バリア
メタル２９は第１のＢＰＳＧ膜２４上に良好に形成され
ない。その結果、タングステン膜３０’をＣＶＤ法によ
り形成する際に、シリコン基板２１が原料ガスであるＷ
Ｆ6ガスにより浸蝕され、好ましくないタングステン膜
３０’の一部３０”が、図６の（ｅ）に示すように、シ
リコン基板２１内に形成される。このことにより、コン
タクト不良が発生する。
【０００６】発明者は、実験的研究により、絶縁膜に含
まれる不純物が絶縁膜形成後の熱処理での温度によりガ
ラス転移して絶縁膜内で結晶核、及び結晶体となるのを
防止しできることを見出した。この発明は、上記の知見
に基づいて完成したものである。
まれる不純物が絶縁膜形成後の熱処理での温度によりガ
ラス転移して絶縁膜内で結晶核、及び結晶体となるのを
防止しできることを見出した。この発明は、上記の知見
に基づいて完成したものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上に不純物を含む絶縁膜を形成
し、その後、前記不純物がガラス転移して結晶核となる
ガラス転移温度以上の温度を用いた熱処理を１回以上行
う半導体装置の製造方法であって、結晶核の形成速度が
最大となる温度より４０℃以上低い温度、または４０℃
以上高い温度を用いて前記熱処理を行っている。このよ
うに構成することにより、発明者は、実験的研究によっ
て絶縁物に含まれる不純物が熱処理での温度によりガラ
ス転移して結晶核になるのを防止できることを見出し
た。また、このことにより、半導体装置にコンタクト不
良が発生するのを防止することができる。
造方法は、シリコン基板上に不純物を含む絶縁膜を形成
し、その後、前記不純物がガラス転移して結晶核となる
ガラス転移温度以上の温度を用いた熱処理を１回以上行
う半導体装置の製造方法であって、結晶核の形成速度が
最大となる温度より４０℃以上低い温度、または４０℃
以上高い温度を用いて前記熱処理を行っている。このよ
うに構成することにより、発明者は、実験的研究によっ
て絶縁物に含まれる不純物が熱処理での温度によりガラ
ス転移して結晶核になるのを防止できることを見出し
た。また、このことにより、半導体装置にコンタクト不
良が発生するのを防止することができる。
【０００８】さらに、他の発明の半導体装置の製造方法
では、前記絶縁膜が少なくともボロン及びリンを前記不
純物として含む酸化膜である。このように構成すること
により、発明者は、実験的研究によって絶縁物に含まれ
る不純物が熱処理での温度によりガラス転移して結晶核
になるのを防止できることを見出した。
では、前記絶縁膜が少なくともボロン及びリンを前記不
純物として含む酸化膜である。このように構成すること
により、発明者は、実験的研究によって絶縁物に含まれ
る不純物が熱処理での温度によりガラス転移して結晶核
になるのを防止できることを見出した。
【０００９】さらに、他の発明の半導体装置の製造方法
では、前記ボロンの濃度、及び前記リンの濃度がそれぞ
れＢ2Ｏ3換算、及びＰ2Ｏ5換算で合計２０mol%以上であ
る。このように構成することにより、発明者は、実験的
研究によって絶縁物に含まれる不純物が熱処理での温度
によりガラス転移して結晶核になるのを防止できること
を見出した。また、絶縁物の平坦化を容易に行うことが
できる。
では、前記ボロンの濃度、及び前記リンの濃度がそれぞ
れＢ2Ｏ3換算、及びＰ2Ｏ5換算で合計２０mol%以上であ
る。このように構成することにより、発明者は、実験的
研究によって絶縁物に含まれる不純物が熱処理での温度
によりガラス転移して結晶核になるのを防止できること
を見出した。また、絶縁物の平坦化を容易に行うことが
できる。
【００１０】さらに、他の発明の半導体装置の製造方法
では、前記ボロンの濃度がＢ2Ｏ3換算で１０mol%以上１
８mol%以下であり、かつ前記リンの濃度がＰ2Ｏ5換算で
７mol%以上であり、７００℃以下の温度を用いた前記熱
処理と、８００℃以上８５０℃以下の温度を用いた前記
熱処理とを少なくとも１回ずつ行う。このように構成す
ることにより、発明者は、実験的研究によって絶縁物に
含まれる不純物が熱処理での温度によりガラス転移して
結晶核になるのを防止できることを見出した。
では、前記ボロンの濃度がＢ2Ｏ3換算で１０mol%以上１
８mol%以下であり、かつ前記リンの濃度がＰ2Ｏ5換算で
７mol%以上であり、７００℃以下の温度を用いた前記熱
処理と、８００℃以上８５０℃以下の温度を用いた前記
熱処理とを少なくとも１回ずつ行う。このように構成す
ることにより、発明者は、実験的研究によって絶縁物に
含まれる不純物が熱処理での温度によりガラス転移して
結晶核になるのを防止できることを見出した。
【００１１】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を示す好ましい実施の形態について、図面を参照し
ながら説明する。図１、及び図２は、本発明の半導体装
置の製造方法を示す製造工程順の断面図である。図１の
（ａ）に示すように、シリコン基板１上には、２本の第
１の配線２がＬＰＣＶＤ法（減圧化学蒸着法）により形
成されている。また、第１の保護膜３が、ＬＰＣＶＤ法
によりシリコン基板１と第１の配線２上に形成され、さ
らに絶縁膜である第１のＢＰＳＧ（Borophosphosilicat
e Glass）膜４がＣＶＤ法（化学蒸着法）により第１の
保護膜３上に形成されている。第１の配線２は、ポリシ
リコン、あるいはポリサイドなどで形成されている。ま
た、第１の配線２をポリシリコンにより構成する場合、
例えば原料ガスとして１０００sccm（単位時間当たりに
供給される量(ccm)）のＳｉＨ4（シラン）、５０sccmの
ＰＨ3（水素化リン）、及び４００sccmのＮ2を用い、温
度５５０℃、圧力１０６Paの条件により約８０分で２５
０ｎｍに成膜される。第１の保護膜３は、ＴＥＯＳ（テ
トラエチルオキシシラン）系の原料ガスを用いて形成さ
れたＳｉＯ2（二酸化珪素）膜であり、例えば８０sccm
のＴＥＯＳ、及び１０sccmのＯ2、温度７００℃、圧力
０.４torrの条件により約１０分で１００ｎｍに成膜さ
れる。第１のＢＰＳＧ膜４は、ＴＥＯＳ、ＴＭＯＰ（ト
リメチルフォスフェイト(Trimethyl Phosphate)）、Ｔ
ＥＢ（トリエチルボレイト(Triethyl Borate)）、及び
Ｏ2の原料ガスにより形成された酸化膜であり、例えば
温度４００℃、圧力７６０torrの条件により約４分で６
００ｎｍに成膜される。また、第１のＢＰＳＧ膜４は、
その内部に含まれる不純物の濃度が次に示す範囲の値と
なるように、成膜されている。ボロン（Ｂ）の濃度はＢ
2Ｏ3（酸化ボロン）換算で１０mol%以上１８mol%以下、
リン（Ｐ）の濃度はＰ2Ｏ5（酸化リン）換算で７mol%以
上。このように、第１のＢＰＳＧ膜４の内に含まれるボ
ロン、及びリンの濃度を選択することにより、本実施の
形態の製造方法によれば、第１のＢＰＳＧ膜４の形成後
に行う第１、第２のアニール処理での温度、及び第２の
保護膜６の形成時での温度により従来起こっていたボロ
ン、及びリンのガラス転移と、それによるＢＰＯ4（ボ
ロンフォスフェイト(Boron Phosphate)）の結晶核、及
び結晶体への変化を防止することができる（詳細は後
述）。続いて、第１のＢＰＳＧ膜４を成膜した後、第１
のアニール処理をＮ2雰囲気で８００℃以上８５０℃以
下の温度により行い、第１のＢＰＳＧ膜４の凸部分をフ
ローすることによって第１のＢＰＳＧ膜４の平坦化を行
う。
方法を示す好ましい実施の形態について、図面を参照し
ながら説明する。図１、及び図２は、本発明の半導体装
置の製造方法を示す製造工程順の断面図である。図１の
（ａ）に示すように、シリコン基板１上には、２本の第
１の配線２がＬＰＣＶＤ法（減圧化学蒸着法）により形
成されている。また、第１の保護膜３が、ＬＰＣＶＤ法
によりシリコン基板１と第１の配線２上に形成され、さ
らに絶縁膜である第１のＢＰＳＧ（Borophosphosilicat
e Glass）膜４がＣＶＤ法（化学蒸着法）により第１の
保護膜３上に形成されている。第１の配線２は、ポリシ
リコン、あるいはポリサイドなどで形成されている。ま
た、第１の配線２をポリシリコンにより構成する場合、
例えば原料ガスとして１０００sccm（単位時間当たりに
供給される量(ccm)）のＳｉＨ4（シラン）、５０sccmの
ＰＨ3（水素化リン）、及び４００sccmのＮ2を用い、温
度５５０℃、圧力１０６Paの条件により約８０分で２５
０ｎｍに成膜される。第１の保護膜３は、ＴＥＯＳ（テ
トラエチルオキシシラン）系の原料ガスを用いて形成さ
れたＳｉＯ2（二酸化珪素）膜であり、例えば８０sccm
のＴＥＯＳ、及び１０sccmのＯ2、温度７００℃、圧力
０.４torrの条件により約１０分で１００ｎｍに成膜さ
れる。第１のＢＰＳＧ膜４は、ＴＥＯＳ、ＴＭＯＰ（ト
リメチルフォスフェイト(Trimethyl Phosphate)）、Ｔ
ＥＢ（トリエチルボレイト(Triethyl Borate)）、及び
Ｏ2の原料ガスにより形成された酸化膜であり、例えば
温度４００℃、圧力７６０torrの条件により約４分で６
００ｎｍに成膜される。また、第１のＢＰＳＧ膜４は、
その内部に含まれる不純物の濃度が次に示す範囲の値と
なるように、成膜されている。ボロン（Ｂ）の濃度はＢ
2Ｏ3（酸化ボロン）換算で１０mol%以上１８mol%以下、
リン（Ｐ）の濃度はＰ2Ｏ5（酸化リン）換算で７mol%以
上。このように、第１のＢＰＳＧ膜４の内に含まれるボ
ロン、及びリンの濃度を選択することにより、本実施の
形態の製造方法によれば、第１のＢＰＳＧ膜４の形成後
に行う第１、第２のアニール処理での温度、及び第２の
保護膜６の形成時での温度により従来起こっていたボロ
ン、及びリンのガラス転移と、それによるＢＰＯ4（ボ
ロンフォスフェイト(Boron Phosphate)）の結晶核、及
び結晶体への変化を防止することができる（詳細は後
述）。続いて、第１のＢＰＳＧ膜４を成膜した後、第１
のアニール処理をＮ2雰囲気で８００℃以上８５０℃以
下の温度により行い、第１のＢＰＳＧ膜４の凸部分をフ
ローすることによって第１のＢＰＳＧ膜４の平坦化を行
う。
【００１２】次に、図１の（ｂ）に示すように、第１の
ＢＰＳＧ膜４上には、２本の第２の配線５がＬＰＣＶＤ
法により形成されている。また、第２の保護膜６が、Ｌ
ＰＣＶＤ法により第１のＢＰＳＧ膜４と第２の配線５上
に形成されている。第２の配線５、及び第２の保護膜６
は、上述の第１の配線２、及び第１の保護膜３とそれぞ
れ同じ条件で形成され、約１００分で例えば３００ｎ
ｍ、及び１００ｎｍにそれぞれ成膜される。続いて、図
１の（ｃ）に示すように、第２のＢＰＳＧ膜７がＣＶＤ
法により第２の保護膜６上に形成されている。この第２
のＢＰＳＧ膜７は、上述の第１のＢＰＳＧ膜４と同じ条
件で形成され、例えば約５分で８００ｎｍに成膜され
る。また、第２のＢＰＳＧ膜７に含まれるボロン、及び
リンの濃度は、第１のＢＰＳＧ膜４と同じ濃度のものが
使用されている。第２のＢＰＳＧ膜７を成膜した後、第
２のアニール処理をＮ2雰囲気で８００℃以上８５０℃
以下の温度により約４５分行い、図１の（ｄ）に示すよ
うに、第２のＢＰＳＧ膜７の凸部分をフローすることに
よって第２のＢＰＳＧ膜７の平坦化を行う。
ＢＰＳＧ膜４上には、２本の第２の配線５がＬＰＣＶＤ
法により形成されている。また、第２の保護膜６が、Ｌ
ＰＣＶＤ法により第１のＢＰＳＧ膜４と第２の配線５上
に形成されている。第２の配線５、及び第２の保護膜６
は、上述の第１の配線２、及び第１の保護膜３とそれぞ
れ同じ条件で形成され、約１００分で例えば３００ｎ
ｍ、及び１００ｎｍにそれぞれ成膜される。続いて、図
１の（ｃ）に示すように、第２のＢＰＳＧ膜７がＣＶＤ
法により第２の保護膜６上に形成されている。この第２
のＢＰＳＧ膜７は、上述の第１のＢＰＳＧ膜４と同じ条
件で形成され、例えば約５分で８００ｎｍに成膜され
る。また、第２のＢＰＳＧ膜７に含まれるボロン、及び
リンの濃度は、第１のＢＰＳＧ膜４と同じ濃度のものが
使用されている。第２のＢＰＳＧ膜７を成膜した後、第
２のアニール処理をＮ2雰囲気で８００℃以上８５０℃
以下の温度により約４５分行い、図１の（ｄ）に示すよ
うに、第２のＢＰＳＧ膜７の凸部分をフローすることに
よって第２のＢＰＳＧ膜７の平坦化を行う。
【００１３】次に、図２の（ａ）に示すように、フォト
レジスタ９を第２のＢＰＳＧ膜７上に設けて、リソグラ
フィーとドライエッチングとを行うことにより、２本の
第１の配線２、及び２本の第２の配線５の間にコンタク
ト孔８を開口する。続いて、図２の（ｂ）に示すよう
に、第２のＢＰＳＧ膜７、フォトレジスト９を取り除い
た後、ウエットエッチングを行うことによりコンタクト
孔８の底部に生じた自然酸化膜を除去する。その後、コ
ンタクト孔８の周りにバリアメタル１０をスパッタリン
グ法を用いて形成する。ウエットエッチングでは、第
１、第２の保護膜３，６、及び第１、第２のＢＰＳＧ膜
４，７がエッチャントとして使用するフッ酸により浸蝕
され、コンタクト孔８がさらに拡がる。バリアメタル１
０は、タングステン、またはチタンなどで形成され、そ
の厚さは５０ｎｍ、または１００ｎｍ程度である。次
に、図２の（ｃ）に示すように、コンタクト孔８を埋め
込むために、ＣＶＤ法によりタングステン膜１１’を第
２のＢＰＳＧ膜７、及びバリアメタル１０の表面上に成
膜する。その後、異方性エッチングなどを行うことによ
り、第２のＢＰＳＧ膜７上のタングステン膜１１’を除
去してＷプラグ部１１を形成する。続いて、図２の
（ｄ）に示すように、外部機器に接続される金属配線１
２をバリアメタル１０、及びＷプラグ部１１上にスパッ
タリング法により設けて、半導体装置のコンタクト部を
形成する。
レジスタ９を第２のＢＰＳＧ膜７上に設けて、リソグラ
フィーとドライエッチングとを行うことにより、２本の
第１の配線２、及び２本の第２の配線５の間にコンタク
ト孔８を開口する。続いて、図２の（ｂ）に示すよう
に、第２のＢＰＳＧ膜７、フォトレジスト９を取り除い
た後、ウエットエッチングを行うことによりコンタクト
孔８の底部に生じた自然酸化膜を除去する。その後、コ
ンタクト孔８の周りにバリアメタル１０をスパッタリン
グ法を用いて形成する。ウエットエッチングでは、第
１、第２の保護膜３，６、及び第１、第２のＢＰＳＧ膜
４，７がエッチャントとして使用するフッ酸により浸蝕
され、コンタクト孔８がさらに拡がる。バリアメタル１
０は、タングステン、またはチタンなどで形成され、そ
の厚さは５０ｎｍ、または１００ｎｍ程度である。次
に、図２の（ｃ）に示すように、コンタクト孔８を埋め
込むために、ＣＶＤ法によりタングステン膜１１’を第
２のＢＰＳＧ膜７、及びバリアメタル１０の表面上に成
膜する。その後、異方性エッチングなどを行うことによ
り、第２のＢＰＳＧ膜７上のタングステン膜１１’を除
去してＷプラグ部１１を形成する。続いて、図２の
（ｄ）に示すように、外部機器に接続される金属配線１
２をバリアメタル１０、及びＷプラグ部１１上にスパッ
タリング法により設けて、半導体装置のコンタクト部を
形成する。
【００１４】ここで、第１のＢＰＳＧ膜４（図１）に含
まれるボロン、及びリンが、第１、第２のアニール処理
での温度、及び第２の保護膜６（図１）の形成時での温
度によりガラス転移してＢＰＯ4の結晶核、及び結晶体
となるのを防止できることについて、本発明の発明者が
実施した実験に基づいて説明する。まず、発明者は、ボ
ロン、及びリンの濃度が互いに異なる複数のＢＰＳＧ膜
を形成し、これらのＢＰＳＧ膜を加熱してＢＰＯ4の結
晶核が形成される形成速度と温度との関係について調べ
た。この実験結果を図３に示す。図３の曲線１３に示す
ように、上記結晶核の形成速度が最大となる温度Ｔmax
は、ボロン、及びリンが結晶核となるガラス転移温度Ｔ
gから約１２５℃高い温度となり、その結晶核が形成さ
れる温度範囲はＴmax±４０℃となった。ガラス転移温
度Ｔgは、周知のように、ボロン、及びリンの濃度に依
存するものであるが、上記最大となる温度Ｔmaxとガラ
ス転移温度Ｔgとの関係は、ボロン、及びリンの濃度に
関係なく、ほぼ同一の実験結果となった。この実験結果
により、ＢＰＳＧ膜成膜後に行う熱処理での温度と上述
の最大となる温度Ｔmaxとを変えた場合、ボロン、及び
リンの濃度に関係なく、ＢＰＳＧ膜内での結晶核の発生
を防止することができることがわかった。言い換えれ
ば、ガラス転移温度Ｔgが、熱処理での温度より１６５
（＝１２５＋４０）℃低い値となるように、ボロン、及
びリンの濃度を選択することにより、ＢＰＳＧ膜内での
結晶核の発生を防止することができた。具体的には、例
えば第２の保護膜６は７００℃の温度により成膜される
ので、ガラス転移温度Ｔgが５７５±４０℃以外の値と
なるように、第１のＢＰＳＧ膜４内に含まれるボロン、
及びリンの濃度を決定すればよいことがわかった。
まれるボロン、及びリンが、第１、第２のアニール処理
での温度、及び第２の保護膜６（図１）の形成時での温
度によりガラス転移してＢＰＯ4の結晶核、及び結晶体
となるのを防止できることについて、本発明の発明者が
実施した実験に基づいて説明する。まず、発明者は、ボ
ロン、及びリンの濃度が互いに異なる複数のＢＰＳＧ膜
を形成し、これらのＢＰＳＧ膜を加熱してＢＰＯ4の結
晶核が形成される形成速度と温度との関係について調べ
た。この実験結果を図３に示す。図３の曲線１３に示す
ように、上記結晶核の形成速度が最大となる温度Ｔmax
は、ボロン、及びリンが結晶核となるガラス転移温度Ｔ
gから約１２５℃高い温度となり、その結晶核が形成さ
れる温度範囲はＴmax±４０℃となった。ガラス転移温
度Ｔgは、周知のように、ボロン、及びリンの濃度に依
存するものであるが、上記最大となる温度Ｔmaxとガラ
ス転移温度Ｔgとの関係は、ボロン、及びリンの濃度に
関係なく、ほぼ同一の実験結果となった。この実験結果
により、ＢＰＳＧ膜成膜後に行う熱処理での温度と上述
の最大となる温度Ｔmaxとを変えた場合、ボロン、及び
リンの濃度に関係なく、ＢＰＳＧ膜内での結晶核の発生
を防止することができることがわかった。言い換えれ
ば、ガラス転移温度Ｔgが、熱処理での温度より１６５
（＝１２５＋４０）℃低い値となるように、ボロン、及
びリンの濃度を選択することにより、ＢＰＳＧ膜内での
結晶核の発生を防止することができた。具体的には、例
えば第２の保護膜６は７００℃の温度により成膜される
ので、ガラス転移温度Ｔgが５７５±４０℃以外の値と
なるように、第１のＢＰＳＧ膜４内に含まれるボロン、
及びリンの濃度を決定すればよいことがわかった。
【００１５】次に、本発明の発明者は、下記の試料Ｎ
ｏ.１〜Ｎｏ.６を用いて半導体装置を製造し、ＢＰＯ4
の結晶核、及び結晶体の発生の有無を調べた。 試料Ｎｏ.１；ボロンの濃度１６.７mol%、リンの濃度
６.４mol%、 試料Ｎｏ.２；ボロンの濃度１３.８mol%、リンの濃度
５.９mol%、 試料Ｎｏ.３；ボロンの濃度１８.２mol%、リンの濃度
３.９mol%、 試料Ｎｏ.４；ボロンの濃度１４.６mol%、リンの濃度
８.０mol%、 試料Ｎｏ.５；ボロンの濃度１３.４mol%、リンの濃度
９.１mol%、 試料Ｎｏ.６；ボロンの濃度１８.８mol%、リンの濃度
３.１mol%。 尚、ボロン、及びリンの濃度はそれぞれＢ2Ｏ3換算、及
びＰ2Ｏ5換算の値であり、試料Ｎｏ.１は［従来の技
術］の欄に示した従来例でのボロンとリンとの濃度条件
を用いたものである。これらの試料Ｎｏ.１〜Ｎｏ.６を
用いた実験結果を表１に示す。
ｏ.１〜Ｎｏ.６を用いて半導体装置を製造し、ＢＰＯ4
の結晶核、及び結晶体の発生の有無を調べた。 試料Ｎｏ.１；ボロンの濃度１６.７mol%、リンの濃度
６.４mol%、 試料Ｎｏ.２；ボロンの濃度１３.８mol%、リンの濃度
５.９mol%、 試料Ｎｏ.３；ボロンの濃度１８.２mol%、リンの濃度
３.９mol%、 試料Ｎｏ.４；ボロンの濃度１４.６mol%、リンの濃度
８.０mol%、 試料Ｎｏ.５；ボロンの濃度１３.４mol%、リンの濃度
９.１mol%、 試料Ｎｏ.６；ボロンの濃度１８.８mol%、リンの濃度
３.１mol%。 尚、ボロン、及びリンの濃度はそれぞれＢ2Ｏ3換算、及
びＰ2Ｏ5換算の値であり、試料Ｎｏ.１は［従来の技
術］の欄に示した従来例でのボロンとリンとの濃度条件
を用いたものである。これらの試料Ｎｏ.１〜Ｎｏ.６を
用いた実験結果を表１に示す。
【００１６】
【表１】
【００１７】表１に示す実験結果から、ガラス転移温度
Ｔgが６００℃から６５℃以下、または１５℃以上とな
るように、ボロン、及びリンの濃度を選択することによ
り、第１のＢＰＳＧ４膜内での結晶核の発生を防止する
ことができる。言い換えれば、第１のＢＰＳＧ膜４形成
後に行う熱処理での温度は、結晶核の形成速度が最大と
なる温度Ｔmax（＝Ｔｇ＋１２５＝７２５℃）よりも４
０℃以下、または４０℃以上の温度とすることにより、
第１のＢＰＳＧ膜４内での結晶核の発生を防止すること
ができる。
Ｔgが６００℃から６５℃以下、または１５℃以上とな
るように、ボロン、及びリンの濃度を選択することによ
り、第１のＢＰＳＧ４膜内での結晶核の発生を防止する
ことができる。言い換えれば、第１のＢＰＳＧ膜４形成
後に行う熱処理での温度は、結晶核の形成速度が最大と
なる温度Ｔmax（＝Ｔｇ＋１２５＝７２５℃）よりも４
０℃以下、または４０℃以上の温度とすることにより、
第１のＢＰＳＧ膜４内での結晶核の発生を防止すること
ができる。
【００１８】さらに、第２の保護膜６の成膜時での温度
は７００℃以下の温度を使用する場合もあるため、ガラ
ス転移温度Ｔgが６１５（＝７００−１２５＋４０）℃
以上になるように、第１のＢＰＳＧ膜４に含まれるボロ
ン、及びリンの濃度を選択する必要がある。また、発明
者の実験によれば、ボロン、及びリンの濃度をそれぞれ
Ｂ2Ｏ3換算、及びＰ2Ｏ5換算の値で合計２０mol%以上と
した場合、第１、第２のアニール処理での第１、第２の
ＢＰＳＧ膜４，７の平坦化を良好に行うことができた。
これらの条件を満たすボロン、及びリンの濃度を図４の
斜線部１４に示す。尚、図４は、ガラス転移温度とボロ
ン、及びリンの濃度との関係を示すグラフであり、斜線
部１４以外は、例えば月刊セミコンダクターワールド
１９８７年９月号、ｐ１５０〜ｐ１６４に記載されてい
るものである。本実施の形態の半導体装置の製造方法で
は、斜線部１４によりそれぞれ示されるボロン、及びリ
ンの濃度の範囲のうち、上述した不純物の濃度に示す範
囲の値を選択している。このことにより、本実施の形態
の半導体装置の製造方法では、第１のＢＰＳＧ膜４に含
まれるボロン、及びリンが、第１、第２のアニール処理
での温度、及び第２の保護膜６の形成時での温度により
ガラス転移してＢＰＯ4の結晶核、及び結晶体となるの
を防止できる。
は７００℃以下の温度を使用する場合もあるため、ガラ
ス転移温度Ｔgが６１５（＝７００−１２５＋４０）℃
以上になるように、第１のＢＰＳＧ膜４に含まれるボロ
ン、及びリンの濃度を選択する必要がある。また、発明
者の実験によれば、ボロン、及びリンの濃度をそれぞれ
Ｂ2Ｏ3換算、及びＰ2Ｏ5換算の値で合計２０mol%以上と
した場合、第１、第２のアニール処理での第１、第２の
ＢＰＳＧ膜４，７の平坦化を良好に行うことができた。
これらの条件を満たすボロン、及びリンの濃度を図４の
斜線部１４に示す。尚、図４は、ガラス転移温度とボロ
ン、及びリンの濃度との関係を示すグラフであり、斜線
部１４以外は、例えば月刊セミコンダクターワールド
１９８７年９月号、ｐ１５０〜ｐ１６４に記載されてい
るものである。本実施の形態の半導体装置の製造方法で
は、斜線部１４によりそれぞれ示されるボロン、及びリ
ンの濃度の範囲のうち、上述した不純物の濃度に示す範
囲の値を選択している。このことにより、本実施の形態
の半導体装置の製造方法では、第１のＢＰＳＧ膜４に含
まれるボロン、及びリンが、第１、第２のアニール処理
での温度、及び第２の保護膜６の形成時での温度により
ガラス転移してＢＰＯ4の結晶核、及び結晶体となるの
を防止できる。
【００１９】
【発明の効果】以上のように、本発明の半導体装置の製
造方法では、シリコン基板上に不純物を含む絶縁膜を形
成した後、不純物がガラス転移して結晶核となるガラス
転移温度以上の温度を用いた熱処理を１回以上行う場
合、結晶核の形成速度が最大となる温度よりも４０℃以
上低い温度、または４０℃以上高い温度を用いて上記の
熱処理を行う。このことにより、絶縁物に含まれる不純
物が、熱処理での温度によりガラス転移して結晶核にな
るのを防止することができた。その結果、半導体装置に
コンタクト不良が発生するのを防止することができる。
造方法では、シリコン基板上に不純物を含む絶縁膜を形
成した後、不純物がガラス転移して結晶核となるガラス
転移温度以上の温度を用いた熱処理を１回以上行う場
合、結晶核の形成速度が最大となる温度よりも４０℃以
上低い温度、または４０℃以上高い温度を用いて上記の
熱処理を行う。このことにより、絶縁物に含まれる不純
物が、熱処理での温度によりガラス転移して結晶核にな
るのを防止することができた。その結果、半導体装置に
コンタクト不良が発生するのを防止することができる。
【図１】本発明の半導体装置の製造方法を示す製造工程
順の断面図。
順の断面図。
【図２】本発明の半導体装置の製造方法を示す製造工程
順の断面図。
順の断面図。
【図３】実験結果により得られた核形成速度と温度との
関係を示すグラフ。
関係を示すグラフ。
【図４】ガラス転移温度とボロン、及びリンの濃度との
関係を示すグラフ。
関係を示すグラフ。
【図５】従来の半導体装置の製造方法を示す製造工程順
の断面図。
の断面図。
【図６】従来の半導体装置の製造方法でのコンタクト不
良の発生のメカニズムを示す説明図。
良の発生のメカニズムを示す説明図。
１ Ｓｉ基板 ２ 第１の配線 ３ 第１の保護膜 ４ 第１のＢＰＳＧ膜 ５ 第２の配線 ６ 第２の保護膜 ７ 第２のＢＰＳＧ膜
Claims (4)
- 【請求項１】 シリコン基板上に不純物を含む絶縁膜を
形成し、その後、前記不純物がガラス転移して結晶核と
なるガラス転移温度以上の温度を用いた熱処理を１回以
上行う半導体装置の製造方法であって、 結晶核の形成速度が最大となる温度より４０℃以上低い
温度、または４０℃以上高い温度を用いて前記熱処理を
行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜が少なくともボロン及びリン
を前記不純物として含む酸化膜であることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ボロンの濃度、及び前記リンの濃度
がそれぞれＢ2Ｏ3換算、及びＰ2Ｏ5換算で合計２０mol%
以上であることを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項４】 前記ボロンの濃度がＢ2Ｏ3換算で１０mo
l%以上１８mol%以下であり、かつ前記リンの濃度がＰ2
Ｏ5換算で７mol%以上であり、７００℃以下の温度を用
いた前記熱処理と、８００℃以上８５０℃以下の温度を
用いた前記熱処理とを少なくとも１回ずつ行うことを特
徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34784896A JPH10189576A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34784896A JPH10189576A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189576A true JPH10189576A (ja) | 1998-07-21 |
Family
ID=18393016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34784896A Pending JPH10189576A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189576A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345670B1 (ko) * | 2000-08-31 | 2002-07-24 | 주식회사 하이닉스반도체 | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법 |
| US6852587B2 (en) | 2000-05-26 | 2005-02-08 | Fujitsu Limited | Method for fabricating a semiconductor device |
-
1996
- 1996-12-26 JP JP34784896A patent/JPH10189576A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852587B2 (en) | 2000-05-26 | 2005-02-08 | Fujitsu Limited | Method for fabricating a semiconductor device |
| KR100345670B1 (ko) * | 2000-08-31 | 2002-07-24 | 주식회사 하이닉스반도체 | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법 |
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