KR20020014901A - 플립칩 반도체 팩키지 및, 그것의 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 소재의 표면에 솔더볼 수용을 위한 딤플과 반도체 칩 수용을 위한 캐비티를 형성할 수 있도록 상기 소재를 하프 에칭하는 단계, 상기 소재의 캐비티상에 솔더를 이용하여 반도체 칩을 부착시키는 단계, 상기 소재의 딤플과 상기 반도체 칩의 전극에 대하여 각각 솔더 볼을 부착시키는 단계 및, 상기 캐비티의 내측 가장자리와 상기 반도체 칩의 가장자리 사이에 에폭시 수지를 충전시키는 단계를 구비하는 플립 칩 반도체 팩키지 제조 방법이 제공된다.
Description
본 발명은 플립칩 팩키지 반도체 팩키지 및, 그것의 제조 방법에 관한 것으로서, 보다 상세하게는 플립칩의 파손이 방지되고 작동의 신뢰성이 보장되는 플립칩 반도체 팩키지 및, 그것의 제조 방법에 관한 것이다.
반도체 팩키지의 발전 추세는 팩키지의 크기를 가급적 감소시키면서도 작동의 신뢰성이 보장될 수 있는 방향으로 나아가고 있다. 따라서 현재 가장 널리 사용되는 리드 프레임의 표면 실장형으로부터 초소형의 칩 스케일 반도체 팩키지(chip scale semiconductor package)로 발전하고 있으며, 궁극적으로는 플립칩 반도체 팩키지를 지향하고 있다. 플립칩 팩키지는 반도체 칩을 외부로 노출시킨 상태에서 기판에 부착시키게 되며, 따라서 반도체 칩과, 반도체 칩이 부착된 기판 사이의 열팽창 계수의 차이로부터 발생되는 칩크랙으로 인해 반도체 팩키지의 파손 가능성이 커지고 작동의 신뢰성이 다소 떨어진다는 문제점이 있다.
한편, 반도체 칩이 부착되기 위해서 소재의 표면에 형성되는 캐비티는 하프 에칭 공정을 통해서 형성되는데, 캐비티의 주변부가 만곡형으로 형성됨으로써 상대적으로 크기가 큰 반도체 칩을 상기 캐비티내에 수용할 수 없다는 문제점 있다. 또한 그러한 캐비티에는 엔캡슐레이션시에 에폭시 수지가 충분하게 충전되지 않는다는 문제점이 있다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 칩의 파손 가능성을 감소시키고 크기가 큰 반도체 칩이 수용될 수 있는 플립칩 반도체 팩키지를 제공하는 것이다.
본 발명의 다른 목적은 플립칩 반도체 팩키지의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플립칩 반도체 팩키지의 제조 공정을 설명하는 설명도이다.
도 2a 및, 도 2b는 본 발명에 따른 플립칩 반도체 팩키지의 코이닝 공정을 설명하는 설명도이다.
< 도면의 주요 부호에 대한 간단한 설명 >
11. 소재 12. 딤플
13. 캐비티 14. 도금층
15. 칩 16.17. 솔더볼
18. 에폭시 수지 19. 캐리어
상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 소재의 표면에 솔더볼 수용을 위한 딤플과 반도체 칩 수용을 위한 캐비티를 형성할 수 있도록 상기 소재를 하프 에칭하는 단계, 상기 소재의 캐비티상에 솔더 페이스트 또는 전도성 페이스트를 이용하여 반도체 칩을 부착시키는 단계, 상기 소재의 딤플과 상기 반도체 칩의 전극에 대하여 각각 솔더 볼을 부착시키는 단계 및, 상기 캐비티의 내측 가장자리와 상기 반도체 칩의 가장자리 사이에 에폭시 수지를 충전시키는 단계를 구비하는 플립 칩 반도체 팩키지 제조 방법이 제공된다.
본 발명의 일 특징에 따르면, 상기 소재를 하프 에칭한 이후에 소재의 표면을 전면 도금하는 단계를 더 구비한다.
본 발명의 다른 특징에 따르면, 상기 전면 도금 단계는 소재의 표면을 니켈의 단일층으로 도금하는 것이 바람직스럽다.
본 발명의 다른 특징에 따르면, 상기 전면 도금 단계는 소재의 표면을 니켈 및, 팔라듐을 차례로 적층시켜서 도금하는 것이 바람직스럽다.
본 발명의 다른 특징에 따르면, 상기 전면 도금 단계는 소재의 표면을 구리- 니켈의 합금과, 팔라듐을 차례로 적층시켜서 도금하는 것이 바람직스럽다.
본 발명의 다른 특징에 따르면, 상기 하프 에칭 단계 이후에 상기 캐비티의 내측 가장자리를 따라 형성된 만곡면을 제거하는 단계를 더 구비한다.
본 발명의 다른 특징에 따르면, 상기 만곡면을 제거하는 단계는 상기 캐비티의 가장자리를 프레스로 가압함으로써 이루어진다.
본 발명의 다른 특징에 따르면, 상기 만곡면을 제거하는 단계는 상기 캐비티의 가장자리를 레이저로 조사하여 용융시키는 것이 바람직스럽다.
또한 본 발명에 따르면, 하프 에칭에 의해 솔더 볼 수용을 위한 딤플과 반도체 칩 수용을 위한 캐비티가 상부 표면에 형성된 캐리어, 상기 캐비티에 수용되어 부착된 반도체 칩, 상기 캐리어의 딤플과 상기 반도체 칩상에 형성된 딤플에 각각 부착된 다수의 솔더볼 및, 상기 반도체 칩의 외측 가장자리와 상기 캐비티의 내측 가장자리 사이에 충전된 에폭시 수지를 구비하는 플립칩 반도체 팩키지가 제공된다.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 설명하기로 한다.
도 1a 내지 도 1g에 도시된 것은 본 발명에 따른 플립칩 반도체 팩키지의 제조 과정을 개략적으로 도시한 단면도이다.
도 1a를 참조하면, 플립칩 반도체 팩키지를 제조하기 위한 소재(11)가 마련된 것이 도시되어 있다. 소재는 통상적으로 구리 합금으로서 제공되며, 소재의 두께는 20밀리미터인 것이 바람직스럽다.
도 1b에 도시된 것은 하프 에칭에 의해서 딤플(12)과 캐비티(13)가 형성된 것이다. 소재(11)는 통상적인 하프 에칭에 의해서 상부 표면이 도시된 바와 같이 식각됨으로써 반도체 칩을 수용할 수 있는 캐리어(19)가 된다. 딤플(12)은 후공정에서 솔더볼을 부착시키기 위해서 오목하게 형성된 부분이며, 캐비티(13)는 반도체 칩을 그 안에 수용하여 부착시키기 위해서 오목하게 형성된 것이다.
도 1c에 도시된 것은 소재(11)의 표면에 도금층(14)을 형성한 것을 나타낸것이다. 하프 에칭에 의해서 소정의 형상을 구비한 소재(11)는 니켈 또는 팔라듐 또는 구리-니켈의 합금으로써 소재의 표면을 전면 도금한다. 예를 들면, 니켈의 단일층으로 소재를 전면 도금하거나, 니켈층과 팔라듐층을 차례로 적층시킴으로써 2 개층으로 이루어진 도금층을 형성하거나, 또는 구리-니켈의 합금층과 팔라듐층을 차례로 적층시킴으로써 2 개층으로 이루어진 도금층을 형성할 수 있다. 니켈층과 팔라듐층을 각각 2.0마이크로미터 및, 0.1마이크로미터 두께로 적층시킨 도금층인 것이 바람직스럽다.
도 1d에 도시된 것은 도금층이 형성된 캐리어(19)에 반도체 칩(15)을 부착시킨 것을 나타낸 것이다.
도면을 참조하면, 반도체 칩(15)은 캐비티(13)내에 수용되어 그에 부착된다. 반도체 칩(15)은 예를 들면 소프트 솔더와 같은 접착제를 이용하여 부착될 수 있다. 소프트 솔더는 예를 들면 주석, 납, 및, 은을 접착제와 혼합시켜서 페이스트 상태로 만든 것이다.
도 1e 에 도시된 것은 캐리어(19)에 형성된 딤플(12)에 솔더 볼(16)을 부착한 것을 도시한다. 솔더 볼(16)은 반도체 칩과 마찬가지로 소프트 솔더를 이용하여 딤플(12)에 부착된다. 한편, 도 1f에 도시된 바와 같이, 다른 솔더 볼(17)들이 반도체 칩(15)의 전극에 부착된다. 솔더 볼(17)도 소프트 솔더를 이용하여 부착될 수 있다. 상기 솔더 볼(16)은 접지 역할을 수행하기 위한 것으로서, 소재(11)에 직접 부착된다. 소재(11)에 부착되는 반도체 칩(15)은 부착을 위해 솔더 페이스트나 전도성 페이스트를 이용하게 되며, 따라서 전기적인 접지가 소재(11)로 연결되어 솔더 볼(16)을 통해서 기판에 전달된다. 이에 반해 솔더 볼(17)은 반도체 칩 자체에 있는 전극 패드에 안착되어서 반도체 칩 내의 회로가 인쇄 회로 기판의 회로와 전기적으로 연결될 수 있게 한다.
도 1g에 도시된 것은 에폭시 수지(18)를 이용하여 반도체 칩(15)을 엔캡슐레이션 한 것이다. 에폭시 수지(18)는 반도체 칩(15)의 주변부와 캐비티(13)의 내측면 사이에 충전된다. 캐리어(19)와 반도체 칩(15)이 열에 의해 팽창할 경우에 열팽창 계수의 차이에 기인하여 캐리어(19)와 반도체 칩(15)의 열팽창률이 상이하게 되고, 그러한 열팽창에서의 차이에 의해서 반도체 칩(15)이 파손되는 것을 상기의 에폭시 수지(18)가 완충시킬 수 있다. 즉, 에폭시 수지(18)의 충전에 의해서 반도체 칩(15)이 손상될 가능성을 배제하는 것이다.
도 2a 및, 도 2b에 도시된 것은 본 발명의 일 특징에 따라서 캐리어의 캐비티를 코이닝하는 과정을 도시한 것이다. 캐비티의 코이닝 과정은 예를 들면 도 1b의 하프 에칭 단계와 도 1c의 도금 단계 사이에 개재될 수 있다.
도 2a를 참조하면, 하프 에칭에 의해서 형성된 캐비티(13)의 내측 가장자리에는 곡률 반경이 R로 표시된 만곡면이 형성된다. 캐리어(19)의 최대 두께는 t로 표시되어 있으며, 수용부의 깊이는 h로 표시되어 있다. 위에서 문제점으로서 지적된 바와 같이, 캐비티(13)의 내측 가장자리가 도 2a에 도시된 바와 같은 만곡면으로 형성되면 그에 탑재될 수 있는 반도체 칩의 크기는 상대적으로 제한될 수 밖에 없다. 따라서 캐비티(13)의 내측 가장자리 부위에 직각이 형성되도록 가공하는 것이 바람직스럽다.
도 2b에 도시된 것은 캐비티(13)에 형성된 만곡면을 펀치(21)로써 가공하는 것을 도시한 것이다. 펀치(21)를 이용하여 소재의 만곡면을 가압하면 만곡면이 압력에 의해서 다져지게 되고, 그에 따라서 도 2b에 도시된 바와 같은 직각면이 형성된다. 도면에 도시되지 않았으나, 펀치(21)를 이용하지 아니하고 레이저를 이용하여 만곡면을 제거하는 방법을 사용할 수 있다. 레이저를 이용할 경우, 고열의 레이저를 만곡면에 조사함으로써 만곡면에 해당하는 부위를 용융시켜서 제거하는 방식으로 만곡면의 제거가 이루어진다.
본 발명에 따른 플립칩 반도체 팩키지 및, 그것의 제조 방법은 반도체 칩과 캐리어 사이의 상이한 열팽창 차이에 기인하여 반도체 칩이 손상되는 것을 방지할 수 있으며, 따라서 신뢰성 있는 플립칩 반도체 팩키지를 제공할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
Claims (7)
- 소재의 표면에 솔더볼 수용을 위한 딤플과 반도체 칩 수용을 위한 캐비티를 형성할 수 있도록 상기 소재를 하프 에칭하는 단계,상기 소재의 캐비티상에 솔더 페이스트 또는 전도성 페이스트를 이용하여 반도체 칩을 부착시키는 단계,상기 소재의 딤플과 상기 반도체 칩의 전극에 대하여 각각 솔더 볼을 부착시키는 단계 및,상기 캐비티의 내측 가장자리와 상기 반도체 칩의 가장자리 사이에 에폭시 수지를 충전시키는 단계를 구비하는 플립 칩 반도체 팩키지 제조 방법.
- 제1항에 있어서, 상기 소재를 하프 에칭한 이후에 소재의 표면을 전면 도금하는 단계를 더 구비하며, 상기 전면 도금 단계는 소재의 표면을 니켈 및, 팔라듐을 차례로 적층시켜서 도금하는 것을 특징으로 하는 플립칩 반도체 팩키지 제조 방법.
- 제2항에 있어서, 상기 전면 도금 단계는 소재의 표면을 구리- 니켈의 합금과, 팔라듐을 차례로 적층시켜서 도금하는 것을 특징으로 하는 플립칩 반도체 팩키지 제조 방법.
- 제1항에 있어서, 상기 하프 에칭 단계 이후에 상기 캐비티의 내측 가장자리를 따라 형성된 만곡면을 제거하는 단계를 더 구비하는 것을 특징으로 하는 플립칩 반도체 팩키지 제조 방법.
- 제4항에 있어서, 상기 만곡면을 제거하는 단계는 상기 캐비티의 가장자리를프레스로 가압함으로써 이루어지는 것을 특징으로 하는 플립칩 반도체 팩키지 제조 방법.
- 제4항에 있어서, 상기 만곡면을 제거하는 단계는 상기 캐비티의 가장자리를 레이저로 조사하여 용융시키는 것을 특징으로 하는 플립칩 반도체 팩키지 제조 방법.
- 하프 에칭에 의해 솔더 볼 수용을 위한 딤플과 반도체 칩 수용을 위한 캐비티가 상부 표면에 형성된 캐리어,상기 캐비티에 수용되어 부착된 반도체 칩,상기 캐리어의 딤플과 상기 반도체 칩상에 형성된 딤플에 각각 부착된 다수의 솔더볼 및,상기 반도체 칩의 외측 가장자리와 상기 캐비티의 내측 가장자리 사이에 충전된 에폭시 수지를 구비하는 플립칩 반도체 팩키지.
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| US5900675A (en) * | 1997-04-21 | 1999-05-04 | International Business Machines Corporation | Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates |
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Cited By (1)
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|---|---|---|---|---|
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