KR20020010505A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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키토히데유키
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이데이 노부유끼
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Abstract

구리 배선 표면 상에, 산화 저항 및 불소화 산 저항 층이 형성되고, 산화 저항 구리 배선, 저항 불소화 산 성질의 향상이 달성된다. 더욱이, 비어-홀 접촉 저항이 감소되고, 산화 저항 및 불소화 산 저항 성질의 높은 구리 배선 구조를 갖는 클래층(CoWP층)이 형성되고, 코발트를 포함하는 층(CoWP 층)과 신뢰성있는 CoWP 층을 덮고, CoWP 층은 구리 배선에 의해 형성된다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and Manufacturing method thereof}
관련 출원
본 발명은 법적으로 허용된 범위를 기준으로 하여 병합된, 2000년 7월 26일자로 출원된 일본특허출원 제2000-224884호를 우선권으로 주장한다.
발명의 배경
1. 발명 분야
본 발명은 산화 저항 및 불소화 산 저항 층(an oxidation resistive and a fluorinated acid resistive layer)을 포함하는 구리 배선(copper wiring)을 갖는 반도체 디바이스를 제조하는 방법에 관한 것이다.
2. 관련 기술
구리의 산화를 방지하기 위해 CoWP(코발트 텅스텐 인광체; cobalt tungsten phosphor)막을 사용하는 것이 제안되어 있다. 그 제조 방법에서, 팔라듐 층(palladium layer)은 치환 무전기 도금(substitution electro-less plating)에 의해 촉매 층(catalytic layer)으로서 구리 표면 상에 형성되고, 그 뒤 CoWP 층이 촉매 층으로서 팔라듐 층과 함께 CoWP 무전기 도금에 의해 형성되는 것은 잘 알려져 있다.
CoWP 막은 구리에 대하여 확산 배리어(diffusion barrier) 특성을 가지며, 예를 들어 구리 배선을 형성하기 위한 대머신 처리(damascene process)과정에서 형성된다.
예를 들면, 도 4에 도시된 바와 같이, 배선 그루브(wiring groove; 112)가원하는 형상으로, 전기 절연막(electric insulation film; 111)에 형성된다. 전기 절연막(111) 상에 축적된 구리막은 배리어층(barrier layer; 113)을 통해 배선 그루브(112) 안에 매립된다. 또한, 전기 절연막(111) 상의 과잉 구리막(excess copper film)은 CMP(화학 기계적 연마;Chemical Mechanical Polishing)에 의해 제거된다. 따라서, 상술한 바와 같이, 구리 배선(114)은 배리어층(113) 상의 배선 그루브(112) 안에 형성된다.
일반적으로, 구리는 150도의 낮은 온도에서 조차 산소를 포함하는 공기 중에서 쉽게 산화된다. 그러므로, 구리를 산화시키지 않고 구리 표면 상에 직접적으로 절연층을 형성하는 것은 어렵고, 절연층은 반응기체로서 산소를 채용하는 실리콘 산화막(silicon oxide film)을 포함할 수 있다.
따라서, 구리의 산화는, 산소없이 CVD법(화학 증착법;Chemical Vapor Deposition)에 의해 형성된 실리콘 질화막(silicon nitride film) 또는 실리콘 탄화물막(silicon carbide film) 같은 산화방지막(anti-oxidization film)을 코팅함으로써 일반적으로 방지된다. 그러나, 실리콘 질화막의 유전 상수는 8 이고, 실리콘 탄화물막의 유전상수는 5 이다. 따라서, 둘다 유전 상수가 높으므로, 저저항 및 저용량을 기대하는 구리 배선을 이용하는 배선 시스템(wiring system)에 적용하기에는 적절하지 않다. 그 이유는 전체 기생 커패시턴스(parasitic capacitance)를 증가시키는 결과를 가져온다.
이러한 문제점을 해결하기 위한 방법으로서, 쉽게 산화하는 구리 표면을 보호하기 위해 도 5에 도시된 바와 같이 무전기 도금에 의해 구리배선(114)의 표면상에 CoWP 층(115)을 선택적으로 형성하고, 그 뒤, 산화 분위기에서 적층된 실리콘 산화물 같은 절연막을 위한 형성 공정이 실행되는 방법이 제안되었다.
그러나, 종래 기술에서, CoWP 층은 불소화 산(fluorinated acid)에 의해 부식되므로, 구리 배선 중에 싸여지지 않은 절연막(unwrapped insulating film)의 표면 상에 남아있는 구리 원자들을 제거할 목적으로 불소화 산 처리가 적용되는 경우에, CoWP 층이 에칭에 의해 또한 소멸되는 문제점을 유발한다. 또한, CoWP 층은 구리에 비해 산화되기 어렵지만, 실리콘 산화물을 형성하기 위한 화학적 증기 에피택시 분위기(chemical vapor epitaxy atmosphere)에 노출될 때 산화된다. 이 경우, 코발트 산화물이 그로 인해 형성된다. 그 결과로서, CoWP 층을 형성함으로써 구리 배선에 접속하는 비어 홀들(via holes)들이 제공될 때, 비어 홀들의 바닥에 남아있는 코발트 산화물이 비어 홀 접속 저항(via hole connection resistance)을 증가시키는 문제점이 일어난다.
발명의 요약
본 발명은 상술한 문제점들을 해결하기 위해 실현된 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본 발명의 반도체 디바이스는 코발트 포함층(cobalt including layer)같은 CoWP 층, 산화 저장 및 불소화 산 저항 성질을 갖는 상기 코발트 포함층을 클래딩(cladding)하기 위한 코발트 실리사이드 층(cobalt cilicide layer)을 포함한다.
상술한 반도체 디바이스에서, 코발트 포함층 같은 CoWP 층은 산화 저항 및 불소화 산 저항을 갖는 클래드층 같은 코발트 실리사이드 층으로 덥혀져서, CoWP 층은 코발트 실리사이드 층에 의해 산화 분위기 및 불소화 산 분위기(용해제)로부터 보호된다. 또한, CoWP 층은 구리의 확산 방지막(diffusion preventing film)으로서 효율적이어서, 구리 배선 상에 코발트 실리사이드 층 및 CoWP 층의 적층 구조물(lamination structure)을 형성함으로써 구리의 확산이 방지되고, 그래서, 구리의 확산은 상기 형성 공정동안 방지되고, 배선 구조는 산화 저항 및 불소화 산 저항으로 된다.
본 발명의 반도체 디바이스 제조 방법은 실란계 기체(silane system gas)에 CoWP 층을 노출함으로써 CoWP 층의 표면 상에 코발트 포함층 같은 코발트 실리사이드 층을 형성하기 위한 생산 공정을 포함한다.
상술한 반도체 디바이스의 제조 방법에서, 코발트 포함층 같은 코발트 실리사이드 층은 실란계 기체에 노출시킴으로써 CoWP 층의 표면 상에 형성된다. 그러므로, CoWP 막 또는 층은 코발트 실리사이드 막의 덕택으로 불소화 산에 의한 산화 및 부식을 막는다. 결과적으로, 실리콘 질화막 또는 실리콘 탄화물막으로 구리 표면을 덮을 필요가 없다. 또한, 상기 공정은, 도입될 수도 있는 CoWP 막을 형성한 이후, CVD 방법에 의해 실리콘 산화막의 형성 공정의 일부로써 도입될 수 있다.
도 1은 본 발명의 반도체 디바이스의 바람직한 실시예를 개략적으로 도시하는 도면.
도 2a 및 도 2b는 본 발명의 반도체 디바이스의 제조 방법의 바람직한 실시예를 개략적으로 도시하는 도면.
도 3은 종래의 그루브 배선 구조(groove wiring configuration)를 개략적으로 도시하는 도면.
도 4는 종래의 CoWP 층의 그루브 배선 구조를 개략적으로 도시하는 도면.
도 5는 종래의 CoWP 층의 그루브 배선 구성을 개략적으로 도시하는 도면
* 도면의 주요 부분에 대한 부호의 설명 *
11: 절연막 12: 배선 그루브
13: 배리어층 14: 구리 배선
15: 코발트 포함층 16: 클래드층
본 발명의 반도체 디바이스에 대한 바람직한 실시예의 상세한 설명은 도 1을 참조하여 설명될 것이다. 도 1에서, 그루브 배선 구조(groove wiringconfiguration)의 구리 배선이 일 예로서 도시된다.
도 1에 도시된 바와 같이, 배선 그루브(12)는 베이스 기판(base substrate; 도시하지 않은) 상에 형성된 절연막(insulation film;11) 상에 형성된다. 예를 들어, 절연막(11)은 실리콘 산화막이다. 예를 들어, 배리어층(barrier layer;13)은 구리의 확산과 구리의 산화를 막기 위해 배선 그루브(12)의 안쪽에 형성되며, 배리어층(13)은 질화 텅스텐막(nitride tungsten film) 또는 탄탈륨 질화막(tantalum nitride film)으로 형성된다. 더욱이, 구리 배선(14)은 배선 그루브(12)의 안쪽의 배리어층(13) 상에 형성된다. 여기서, 구리 배선은 주 재료로서 구리를 기초로하는 배선 또는 구리를 포함하는 배선을 의미한다.
예를 들어, 구리 배선(14)의 표면 상에, CoWP(코발트 텅스텐 인광체) 층은 코발트 포함층(15)으로서 형성된다. 더욱이, 예를 들어, 코발트 실리사이드(이하, CoSi2이라 칭한다) 층은 CoWP 층 (15)을 덮도록 산화 저항 및 불소화 산 저항 성질을 갖는 클래드 층(16)으로서 형성된다.
상술한 바와 같은 배선 구조를 갖는 반도체 디바이스에서, 코발트 포함층(CoWP 층)(15)은 산화 저항 및 불소화 산 저항 성질을 갖는 클래드층(CoSi2층)(16)으로 덥혀져서, 코발트 포함층(CoWP 층)(15)은 클래드층(CoSi2층)(16)으로 인한 산화 분위기 및 불소화 산 분위기(용해제)로부터 보호된다. 한편, 코발트 포함층(CoWP 층)(15)은 구리 배선(14)의 확산 방지 막으로써 효과적이고, 따라서, 구리 배선(14) 상에 CoWP 층(15)과 CoSi2층(16)의 적층 구조물을 형성함으로써 구리배선(14)은 산화 저항 및 불소화 산 저항 성질을 갖게된다.
그러므로, 구리 배선(14)의 기생 저항(parasitic resistance)이 감소되어, 실리콘 질화막 또는 실리콘 탄화물막으로 구리 배선(14)의 표면을 덮을 필요가 없게되고, 따라서, 저 커패시턴스(low capacitance)가 달성될 수 있다. 또한, 구리 배선(14)이 접촉하는 경계는 CoWP 및 금속같은 금속과 금속의 경계가 된다. 그러므로, 절연막과 구리의 경계가 생략될 수 있기 때문에, 일렉트로-마이그레이션 저항(electro-migration resistance)이 극도로 높아지고, 이러한 경계는 구리 원자들에 대해 우선적으로 통과시킨다.
본 발명의 반도체 디바이스의 제조 방법에 관한 바람직한 실시예의 상세한 설명은 도 2a 및 2b를 참조하여 설명된다.
예를 들어, 절연막(11)은 CVD(화학 증착법) 방법을 이용하여 예를 들어, 도 2a에 도시된 바와 같은 베이스 기판(도시하지 않음) 상에 실리콘 산화막으로 형성된다. 이어서, 통상의 레지스트 마스크를 형성하는 리소그래피 기술(lithograph technology)과 에칭 마스크로서 레지스트 막을 사용하는 에칭 기술을 시용함으로써, 배선 그루브(12)를 절연막(11) 상에 형성한다.
예를 들어, 구리의 확산과 구리의 산화를 막기 위한 배리어층(13)은 예를 들어 스퍼터링(sputtering)을 이용하여 질화 텅스텐 막 또는 탄탈륨 질화막으로 배선 그루브(12)의 안쪽에 형성된다.
더욱이, 예를 들어, 금속 도금 시드층(metal plating seed layer; 도시하지 않음)은 화학 기상 성장법(chemical vapor growth method) 또는 무전기도금방법(electro-less plating method)같은, 막을 형성할 수 있는 등각 막 형성 공정에 의해 형성된다.
그 다음, 상술한 구리 그루브(12)를 매장하기 위한 구리 막은 예를 들어, 전기 금속 도금 방법(electric metal plating method)에 의해 절연막(11) 상에 형성된다. 그 이후, 절연막(11) 상의 과잉의 구리 막과 절연막(11) 상의 불필요한 배리어층은 화학 기계 연마에 의해 제거되며, 이 방식에서, 구리 배선(14)은 장벽층(13)에 의해 구리 그루브(12) 안에 형성된다.
이어서, 예를 들어, CoWP 층은, 예를 들어, 팔라듐 촉매같은 금속 촉매의 사용과 치환 도금 방법(displacement plating method)에 의해 구리 배선(14)의 표면 상에 코발트 포함층(15)으로서 형성된다. 이것을 이하 CoWP 층(15)으로 기술한다. 이러한 조건으로, 베이스 기판은 모노-실란(mono-silane; SiH4), 디-실란(야-silane; Si2H6) 및 디콜로로-실란(dichloro-silane; SiCl2H2)같은 실란계의 반응기체에 노출된다.
그 결과, 반응기체와 CoWP 막(15)의 코발트는 CoWP 막(15) 의 표면 상에서 반응하고, 클래드층(CoSi2층)(16)은 도 2b에 도시된 것처럼 형성된다. 이하, 이것을 CoSi2(16)로 기술한다.
CoSi2막에 있어서는, 이것은 CoWP 막에 비해 산화되기가 어렵다. 그러므로, 산소를 포함하는 분위기를 사용하는 그 다음 공정이 실행된다 하더라도, 실리콘 산화막을 형성하도록 CVD 생산 공정같은 것이 그 다음 생산 공정에 의해 실행되고,CoSi2막(16)이 산화되지 않는다.
그러므로, CoSi2층(16)/ CoWP 층(15)으로 덮힌 구리 배선(14)이 산화되지 않는다. 그 결과, 경유 저항(via resistance)의 코발트 산화물의 삽입물(interposition)에 의해 높은 저항의 문제가 해결된다. 또한, CoSi2층(16)은 불소화 산에 의해 에칭되지 않는다. 그러므로, 실리콘 산화물의 절연막(11) 상에 존재하는 구리 원자를 제거할 목적으로 불소화 산에 베이스 기판을 노출시키기 위한 생산 공정이 실행된다 하더라도, CoSi2(16)에 의해 덮혀진 CoWP 층(15)은 에칭에 의해 제거되지 않는다. 이 방식에서, 예를 들어 불산화 산에 의한 에칭 같은 종래 기술의 산화 문제점들이 해결됨으로써, CoWP 층(15)은 CoSi2(16)에 의해 덮혀진다.
또한, 도 3에 도시된 바와 같이, 베이스 기판이 기판의 온도, 반응가체의 농도 및 노출 시간에 따라, 모도-실란(SiH4), 디실란(Si2H6), 디클로로실란(SiCl2H2) 같은 실란계의 반응기체에 노출될 때, 실리콘(31)의 더미(pile)이 실리콘 산화막들같은 절연막(11) 상에 형성되는 경우가 있다. 상술한 바와 같이 쌓인 실리콘(31)은 구리 배선(14) 사이의 전기 전도성에 영향을 끼쳐, 전기 절연 성질이 악화되는 경향이 있다.
따라서, 본 발명의 제조 방법에서, 베이스 기판은 모도-실란(SiH4), 디실란(Si2H6), 디클로로실란(SiCl2H2) 같은 실란계의 반응기체에 노출되고, 기판의 온도, 반응기체의 압력은 실리콘이 쌓이지 않는 조건에서 선택된다. 이로 인해,실리콘의 더미를 모면할 수 있다.
또한, 실란계 기체를 사용하는 CoSi2층(16)의 형성 공정은 CVD 방법에 이해 CoWP 층(15)을 위한 공정을 뒤따르는 실리콘 산화막을 위한 형성 공정의 일부로써 도입될 수 있다.
다시 말해, 실란계 기체는 예를 들어, 베이스 기판을 수용하는 CVD 장치의 챔버(chamber)에 도입될 수 있고, 베이스 기판은 미리 정해진 온도로 가열되어, CoSi2층(16)은 CoWP 층(15)의 표면 상에 선택적으로 형성된다. 실리콘 산화막의 침강(sedimentation)은 그 후에 동일한 챔버에서 실행될 수 있다. 그러므로, 새로운 장치에 대한 필요성 없이, 생산 공정의 부하는 최소로 되고, 부드러운 공정 처리(smooth process treatment)가 저 비용으로 달성될 수 있다.
상술한 바와 같이, CoWP막(15)은 CoSi2층(16)으로 덮혀져서, CoWP 층(15)은 CoSi2층(16)의 덕택으로 불소화 산에 의한 산화 및 침식을 막는다.
결과적으로, 구리 배선(14)의 기생 저항이 감소되어, 실리콘 질화막 또는 실리콘 탄화물막으로 구리 배선(14)을 덮을 필요가 없고, 저 커패시턴스를 기대할 수 있다. 또한, 구리 배선(14)이 접촉하는 경계는 구리 경계에 CoWP로 칭해지는 금속 대 금속의 경계와 접촉한다. 그러므로, 일렉트로 마이그레이션 저항(electro migration resistance)은 구리 원자의 우선 확산 통과(priority diffusion pass)를 갖는 구리 경계에 막의 전기 절연을 얻을 수 있도록 극도로 높아진다.

Claims (7)

  1. 반도체 디바이스에 있어서,
    산화 저항(oxidation resistive) 및 불소화 산 저항(fluorinated acid resistive)을 갖는 코발트 포함층(cobalt including layer)과,
    상기 코발트 포함층을 클래딩(cladding)하기 위한 클래드층(clad layer)을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 코발트 포함층은 코발트 텅스텐 인광체층(cobalt tungsten phosphor layer)을 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 클래드층은 코발트 실리사이드 층(cobalt silicide layer)을 포함하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 코발트 포함층은 구리 배선면(copper wiring face) 상에 형성되는, 반도체 디바이스.
  5. 반도체 디바이스 제조 방법에 있어서,
    코발트 포함층을 형성하는 단계와,
    상기 코발트 포함층의 표면 상에 코발트 실리사이드층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 코발트 실리사이드 층은 실란계 기체(silane system gas)에 상기 코발트 포함층을 노출시킴으로써 형성되는, 반도체 디바이스 제조 방법.
  7. 제 5 항에 있어서,
    상기 코발트 포함층은 코발트 텅스텐 인광체층인, 반도체 디바이스 제조 방법.
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