KR20020001384A - 반도체 소자의 도전성 배선 형성 방법 - Google Patents

반도체 소자의 도전성 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 도전성 배선 형성 방법에 관한 것으로, 도전성 배선의 전기적 저항을 낮추기 위하여, 폴리실리콘층을 패터닝한 후, 폴리실리콘 패턴에 금속계 원소를 증착한 후 열처리하여 폴리실리콘 패턴 상부를 금속 실리사이드층이 되게하고, 폴리실리콘 패턴 이외의 절연층 상에서 미반응된 금속층을 금속 실리사이드층과 식각 선택비가 높은 식각제를 이용하여 제거하여 금속-폴리사이드 구조의 도전성 배선을 형성하므로, 폴리실리콘 배선보다 전기적 저항이 낮은 도전성 배선을 얻을 수 있어, 배선의 단면적이 감소하더라도 전기적 저항 측면에서 보상이 되어 소자의 고집적화를 실현과 함께 동작 속도를 증가시킬 수 있는 반도체 소자의 도전성 배선 형성 방법에 관하여 기술된다.

Description

반도체 소자의 도전성 배선 형성 방법{Method of forming a conductivity line in a seminconductor device}
본 발명은 반도체 소자의 도전성 배선 형성 방법에 관한 것으로, 특히 소자의 고집적화에 따른 도전성 배선의 단면적 감소로 인해 저항이 증가하는 것을 방지하기 위하여 전기적 특성이 우수한 금속-폴리사이드(metal-polycide) 구조의 도전성 배선을 형성하는 방법에 관한 것이다.
최근, 반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 일반적으로, 반도체 소자의 비트 라인(bit line) 등과 같은 도전성 배선으로 열적 안정성이 우수한 폴리실리콘층을 주로 사용하였으나, 폴리실리콘층은 금속과 비교하여 저항이 높아 0.18 ㎛ 이하의 배선 기술을 이용하여 메모리 소자를 제작하는 경우에 있어서, 고속의 전도성 배선을 형성하는데 한계가 있다.
따라서, 본 발명은 반도체 소자에 적용되는 도전성 배선을 전기적 특성이 우수한 금속-폴리사이드 구조로 형성하여 소자의 고집적화에 따른 도전성 배선의 단면적 감소로 인해 저항이 증가하는 것을 방지하므로, 소자의 고집적화 및 동작 속도를 개선할 수 있는 반도체 소자의 도전성 배선 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 도전성 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 폴리실리콘층 패턴
13: 금속층 23: 금속-실리사이드층
123: 도전성 배선
본 발명의 실시예에 따른 반도체 소자의 도전성 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상에 다수의 폴리실리콘층 패턴을 형성하는 단계; 폴리실리콘층 패턴을 포함한 기판 전체 구조상에 금속층을 형성하는 단계; 제 1 열처리를 실시하여 폴리실리콘층 패턴 표면부에 금속-실리사이드층을형성하는 단계; 및 제 1 열처리 동안 미반응된 금속층을 제거한 후, 제 2 열처리를 실시하는 단계를 포함하여 이루어진다.
상기에서, 금속층은 티타늄, 몰리브덴, 탄탈륨, 텅스텐과 같은 금속계 원소를 화학기상증착법, 플라즈마기상증착법, 스퍼터링법으로 100 내지 500 Å의 두께로 증착하여 형성한다.
제 1 열처리는 반응로를 사용하여 He, Ne, Ar 와 같은 불활성 기체 분위기 하에서 500 내지 700 ℃의 온도로 10 내지 120분 동안 실시하거나, 급속열공정을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 600 내지 800 ℃의 온도로 10 내지 120초 동안 실시한다.
제 2 열처리는 반응로를 사용하여 He, Ne, Ar 와 같은 불활성 기체 분위기 하에서 700 내지 800 ℃의 온도로 10 내지 120분 동안 실시하거나, 급속열공정을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 900 내지 1000 ℃의 온도로 10 내지 120초 동안 실시한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 도전성 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상에 다수의 폴리실리콘층 패턴(12)을 형성한다.
상기에서, 폴리실리콘층 패턴(12)은 반도체 소자에서 워드 라인, 비트 라인등과 같은 배선으로 사용하기 위해 폴리실리콘층을 증착한 후, 마스크 공정 및 식각 공정을 통해 형성된다. 폴리실리콘층 패턴(12)이 비트 라인일 경우 기판(11)은 콘택홀이 형성된 층간 절연막이 최상층을 이루는 구조일 것이며, 이외 여러 소자의 배선으로 사용될 경우 기판(11)은 이에 대응되는 구조를 갖는다. 다수의 폴리실리콘층 패턴(12) 간에는 산화물이나 질화물과 같은 절연물질이 존재하여 패턴(12) 사이를 전기적으로 절연시킨다.
도 1b를 참조하면, 폴리실리콘층 패턴(12)을 포함한 기판(11) 전체 구조상에 금속층(13)을 형성하고, 제 1 열처리를 실시하여 폴리실리콘층 패턴(12) 표면부에 금속-실리사이드층(23)을 형성한다.
상기에서, 금속층(13)은 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W) 등과 같은 금속계 원소를 화학기상증착법(CVD), 플라즈마기상증착법(PECVD), 스퍼터링법(Sputtering)으로 100 Å 이상, 예를 들어 100 내지 500 Å의 두께로 증착하여 형성된다. 제 1 열처리는 일반적인 반응로(Tube Furnace)를 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 500 내지 700 ℃의 온도로 10 내지 120분 동안 실시하거나, 급속열공정(Rapid Thermal Processing; RTP)을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 600 내지 800 ℃의 온도로 10 내지 120초 동안 실시한다. 제 1 열처리 동안 폴리실리콘층 패턴(12)의 실리콘 원자와 금속층(13)의 금속 원자가 상호 반응하여 금속-실리사이드층(23)으로 되며, 폴리실리콘층 패턴(12)의 실리콘 원자와 반응되지 않은 부분의 금속층(23)은 실리사이드화되지 않고 그대로 남아있게 된다.
도 1c를 참조하면, 미반응된 금속층(13)을 완전히 제거한 후, 제 2 열처리를 실시하여 폴리실리콘층(12)과 금속-실리사이드층(23)이 적층된 금속-폴리사이드 구조의 도전성 배선(123)을 형성한다.
상기에서, 미반응된 금속층(13)만을 제거하기 위하여, 금속층(13)과 금속-실리사이드층(23)과의 식각 선택비가 큰 식각제를 사용하여야 하는데, 금속층(13)이 Ti로 형성된 경우 TiSi2와의 식각 선택비가 큰 식각제로 순수(DI Water) : H2O2: NH4OH를 5 : 1 : 1 의 비율 혼합된 식각 용액을 사용한다. 이 식각 용액에서는 Ti만 식각되고 TiSi2는 거의 식각되지 않는다. 제 2 열처리는 금속-실리사이드층(23)의 금속-실리사이드 상(metal-silicide phase)을 안정화시키기 위하여 실시하는데, 일반적인 반응로(Tube Furnace)를 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 700 내지 800 ℃의 온도로 10 내지 120분 동안 실시하거나, 급속열공정(Rapid Thermal Processing; RTP)을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 900 내지 1000 ℃의 온도로 10 내지 120초 동안 실시한다.
상술한 바와 같이, 본 발명은 금속-폴리사이드 구조의 도전성 배선을 형성하므로, 폴리실리콘 배선보다 전기적 저항이 낮은 도전성 배선을 얻을 수 있어, 배선의 단면적이 감소하더라도 전기적 저항 측면에서 보상이 되어 소자의 고집적화를실현과 함께 동작 속도를 증가시킬 수 있다.

Claims (7)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상에 다수의 폴리실리콘층 패턴을 형성하는 단계;
    상기 폴리실리콘층 패턴을 포함한 기판 전체 구조상에 금속층을 형성하는 단계;
    제 1 열처리를 실시하여 상기 폴리실리콘층 패턴 표면부에 금속-실리사이드층을 형성하는 단계; 및
    상기 제 1 열처리 동안 미반응된 금속층을 제거한 후, 제 2 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속층은 티타늄, 몰리브덴, 탄탈륨, 텅스텐과 같은 금속계 원소를 화학기상증착법, 플라즈마기상증착법, 스퍼터링법으로 100 내지 500 Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 열처리는 반응로를 사용하여 He, Ne, Ar 와 같은 불활성 기체 분위기 하에서 500 내지 700 ℃의 온도로 10 내지 120분 동안 실시하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 열처리는 급속열공정을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 600 내지 800 ℃의 온도로 10 내지 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  5. 제 1 항에 있어서,
    미반응된 금속층은 순수(DI Water) : H2O2: NH4OH를 5 : 1 : 1 의 비율 혼합된 식각 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 열처리는 반응로를 사용하여 He, Ne, Ar 와 같은 불활성 기체 분위기 하에서 700 내지 800 ℃의 온도로 10 내지 120분 동안 실시하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 열처리는 급속열공정을 사용하여 He, Ne, Ar 등과 같은 불활성 기체 분위기 하에서 900 내지 1000 ℃의 온도로 10 내지 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 도전성 배선 형성 방법.
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